Quad Data Rate


Quad Data Rate (QDR, auch „Quad Pumping“ genannt)[1] ist ein Übertragungsverfahren, bei dem Daten an vier Punkten im Taktzyklus übertragen werden: an den steigenden und fallenden Flanken sowie an zwei dazwischenliegenden Punkten. Die dazwischenliegenden Punkte werden durch einen zweiten Takt definiert, der gegenüber dem ersten um 90° phasenverschoben ist.[2][3] Dadurch werden pro Signalleitung und Taktzyklus vier Datenbits übertragen, während Double-Data-Rate-Systeme (DDR) nur zwei Datenbits pro Signalleitung und Taktzyklus ermöglichen.[4]
Intel setzte die Quad-Data-Rate-Technologie beim Pentium-4 mit Willamette-Kern ein.[3][5] Später kam sie auch bei Modellen der Prozessorserien Atom[6], Celeron, Pentium D und Core 2 zum Einsatz.[7][3] Damit wurden auf dem Front-Side-Bus Datenraten zwischen 400 MT/s und 1600 MT/s erreicht, während die tatsächliche Taktfrequenz zwischen 100 MHz und 400 MHz lag.[7][8]
Hintergrund
[Bearbeiten | Quelltext bearbeiten]Im Single-Data-Rate-System (SDR) werden Daten einmal pro Taktzyklus übertragen, während im DDR-System die steigende und fallende Taktflanke genutzt wird, um zwei Datenübertragungen pro Taktzyklus zu ermöglichen. Dadurch lässt sich bei bleibender Taktfrequenz die Datenrate erhöhen.[9] Anders als beim Übergang von SDR zu DDR lässt sich die Datenrate nicht einfach durch eine weitere Vervielfachung der Übertragungspunkte pro Taktzyklus steigern. Eine naive Implementierung von QDR würde jedoch dazu führen, dass die Datenrate die Taktrate übersteigt und dadurch der elektrische Vorteil gegenüber SDR und DDR verloren ginge.[1]
Die Vorteile von QDR kommen beim Umgang mit Buskonflikten zum Tragen. In modernen Computer können mehrere CPUs und mehrere E/A-Geräte vorhanden sein, die alle um den Speicherzugriff konkurrieren. Um diese Konflikte zu bewältigen, zielen moderne Systeme darauf ab, dass sich Signale innerhalb eines Taktzyklus zwischen allen angeschlossenen Komponenten ausbreiten können, während gleichzeitig eine feste Obergrenze für die maximale Taktrate festgelegt wird. Bei einer einfachen Übertragung ist es nicht mehr unbedingt erforderlich, dass sich Signale vollständig innerhalb eines Zyklus ausbreiten. Sie müssen lediglich kohärent ankommen, koordiniert durch ein spezielles Signal namens „Strobe“.[10] Diese geringere Anforderung an die Signalintegrität ermöglicht, dass die QDR-Datenübertragung mit der doppelten Taktrate erfolgt – im Gegensatz zu DDR, wo die Taktrate gleich bleibt.[1]
Einzelnachweise
[Bearbeiten | Quelltext bearbeiten]- 1 2 3 Lee Penrod: Understanding System Memory and CPU speeds: A layman's guide to the Front Side Bus (FSB). In: directron.com. 2016, archiviert vom (nicht mehr online verfügbar) am 18. Januar 2016; abgerufen am 23. August 2026 (englisch).
- ↑ Clément Foyer: Abstractions for Portable Data Management in Heterogeneous Memory Systems. (PDF; 1,67 MB) University of Bristol Research, Juni 2021, S. 14–15, abgerufen am 23. August 2026 (englisch).
- 1 2 3 Charles J. Brooks, David L. Prowse: CompTIA A+ exam prep (exams A+ essentials, 220-602, 220-603, 220-604). Que Publishing, Indianapolis April 2008, LCCN 2008-009019, OCLC 212376267, S. 144–145 (pearsoncmg.com [PDF; abgerufen am 22. August 2026]).
- ↑ Sankaran M. Menon, Binta M. Patel, Bo Jiang, Nancy G. Woodbridge: Observing Embedded Signals Of Varying Clock Domains. In: patents.google.com. Abgerufen am 23. August 2026 (englisch, Ein Patent von Intel. Beleg ist in [0019] zu finden.).
- ↑ Intel Announces Pentium 4 Brand Name For New Microprocessor. In: intel.com. 28. Juni 2000, abgerufen am 23. August 2026 (englisch).
- ↑ Intel Atom Processor Z5xx∆ Series: Datasheet. (PDF; 783 KB) Intel, Juni 2010, S. 57, abgerufen am 23. August 2026 (englisch).
- 1 2 Thomas Soderstrom: Quad Data Rate Northbridge Technologies (S478, S775). In: tomshardware.com. 26. Juli 2006, archiviert vom (nicht mehr online verfügbar) am 16. Oktober 2013; abgerufen am 22. August 2026 (englisch).
- ↑ Intel Server Board S5400SF: Technical Product Specification. (PDF; 1,50 MB) Intel, Mai 2010, S. 19, abgerufen am 23. August 2026 (englisch).
- ↑ Bruce Jacob, Spencer W. NG, David T. Wang: Memory Systems: Cache, DRAM, Disk. Morgan Kaufmann Publishers, Burlington (Massachusetts) 2008, LCCN 2007-282120, OCLC 154760293, S. 333 ff. (uspto.gov [PDF; 1,4 MB; abgerufen am 23. August 2026]).
- ↑ US6807592B2 Quad pumped bus architecture and protocol. In: worldwide.espacenet.com. 19. Oktober 2004, abgerufen am 22. August 2026 (englisch).