Design for Test

Design for testing oder Design for testability (englisch frei für ‚Produktentwicklung für Testfähigkeit‘), kurz DFT beschreibt eine Methode bei der Entwicklung Integrierter Schaltungen (ICs), die sicherstellen soll, dass das fertige Produkt auf die korrekte Funktionalität getestet werden kann.

Da sich die Anzahl der Transistoren auf ICs nach dem Mooresches Gesetz ca. alle 1–2 Jahre verdoppelt, mussten in den 1970er und 1980er Jahren Strategien entwickelt werden, wie derartige VLSI-Schaltungen effektiv entwickelt, produziert, die Funktionen verifiziert und gestestet werden können. Maßgeblich vorangetrieben wurde die Electronic Design Automation durch das 1980 von Carver Mead vom California Institute of Technology und Lynn Conway vom Xerox PARC veröffentlichte Buch Introduction to VLSI Systems.

Konnten bei einfachen digitalen integrierten Schaltungen mit nur wenigen (englisch small-scale integration, SSI), bis zu einigen hundert Transistoren (englisch medium-scale integration, MSI) noch von außen mehr oder weniger direkt über Pins auf die Funktionsblöcke zugegriffen werden und ein kompletter Funktionstest in kurzer Zeit durchgeführt werden, so wurden die internen Verschaltungen bei VLSI-ICs so komplex bei relativ geringer Anzahl von zur Verfügung stehenden PINs, dass andere Test-Konzepte notwendig wurden.

Um die Testbarkeit sicher zu stellen, sind zwei Punkte wichtig.

• Steuerbarkeit (englisch controlability)

bedeutet, dass die logische Information an jedem internen Knotenpunkt der Schaltung von außen (durch das Testprogramm) festgelegt werden kann

• Beobachtbarkeit (englisch observability)

heißt, dass die Information aller internen Knoten (durch das Testprogramm) ausgelesen werden kann

Hierzu werden zusätzliche Schaltungsteile gebraucht, die für die normale Funktion der Schaltung nicht nötig sind. D. h., um Design for Testing durchzuführen, sind Trade-offs notwendig, wie zusätzliche Chipfläche und Pins und eine evtl. dadurch bedingte längere Entwicklungszeit. Dieses führt auch zu einem größerem Stromverbrauch und – bedingt durch die größere Chipfläche – zu einer geringeren Produktionsausbeute.

Eine bewährte Methode die Steuerbarkeit und Beobachtbarkeit zu erreichen, ist durch die Einrichtung eines Scan-Pfades (englisch Scan-Path) einen Scan-Test zu ermöglichen. Hierzu werden zum Testen alle internen Flipflops in Reihe geschaltet, gezielt geladen (vorgesetzt) und nach einem Arbeitsschritt wieder ausgelesen. Um einen ähnlichen Test auf Systemlevel zu ermöglichen, können alle Pins mit Flipflops für einen Boundary Scan versehen werden.

Design for testing umfasst nicht nur das Design der Integrierten Schaltung selbst, sondern auch das ganze Test-Konzept. Ein kompletter Funktions-Test kann sehr aufwendig oder sogar unmöglich sein. Stattdessen wird ein Test der Struktur durchgeführt, d. h. es wird getestet, ob alle Elemente wie Logikgatter, Flipflops und Verbindungen vorhanden sind – und es nicht etwa zusätzliche Verbindungen wie Kurzschlüsse gibt, die z. B. zu Stuck-at-Faults (dt. Haftfehler) führen würden, bei denen ein Signal fest auf 0 oder 1 liegt. Dabei geht man davon aus, dass, wenn alle Blöcke und die interne Verdrahtung in Ordnung sind, dann auch das Teil funktional in Ordnung ist.

Zum Test-Konzept gehört auch die weitere Test-Umgebung, das Automatic Test Equipment und das eigentliche Test-Programm und dessen Entwicklung. Das beinhaltet auch den Akzeptanztest, mit dem sichergestellt werden soll, dass das Bauteil letztendlich auch in der Kunden-Applikation funktioniert. Im Fehlerfall sollte der Test auch eine Lokalisierung des Fehlers auf dem Chip ermöglichen.

Siehe auch

• Scan Test