这是VerilogCSP的当前版本，由Mhss（留言 | 贡献）编辑于2019年12月2日 (一) 06:07 （→top）。这个网址是本页该版本的固定链接。
在集成电路设计中，VerilogCSP是Verilog硬件描述语言的一个宏，目的是为了支持通信顺序进程（CSP）。这个宏可以用来进行同步数字电路的设计。 VerilogCSP还可以描述非线性流水线结构高级别通道的时间属性，正向或负向的时间延迟，最小循环时间等。
