Modèle:Infobox Architecture CPU/Documentation

	SPARC
Bits	64-bit (32 → 64)
Lancement	1985
Version	V9 (1993)
Architecture	RISC
Type	Registre-Registre
Encodage	Fixe
Branchement	Code conditionnel
Endianness	Bi (Big → Bi)
Taille de page	8 KiB
Extensions	VIS 1.0, 2.0, 3.0
Libre	Yes
Registres
Usage général	31 (G0 = 0; les registres non-globaux utilisent une fenêtre de registres)
Virgule flottante	32
	modifier

Modèle:Documentation modèle vue directement

Utilisation

Ce modèle est utilisé pour décrire une architecture processeur.

Syntaxe

{{Infobox Architecture CPU 
| nom          = 
| concepteur   = 
| bits         = 
| lancement    = 
| version      = 
| architecture = 
| type         = 
| encodage     = 
| branchement  = 
| endianness   = 
| taille page  = 
| extensions   = 
| libre        = 
| registres    = 
| généraux     = 
| vflottante   = 
}}

Description

{{Infobox Architecture CPU
| nom          = Nom de l'architecture, i.e. x86, SPARC, PowerPC, MIPS, ARM
| concepteur   = Concepteur de l'architecture
| bits         = Largeur des registre généraux / de la pile, i.e. 32-bit, 64-bit
| lancement    = Année de lancement
| version      = Version/révision de l'architecture/ISA
| architecture = Type de conception, i.e. RISC, CISC
| type         = Type d'architecture, i.e. Registre-Registre, Registre-Mémoire, Mémoire-Mémoire
| encodage     = Jeu d'instructions, e.g. Fixe ou Variable
| branchement  = Évaluation des branchements, i.e. Registre conditionnel, Code conditionnel, "Compare and branch"
| endianness   = Ordre des bits, i.e. Little, Big, Bi
| taille page  = Ptaille primaire de la page, i.e. 4 KiB, 2 MiB, 1 GiB; n'inclut aps les "grandes pages" et autres extensions
| extensions   = Extensions ISA, i.e. MMX, SSE, AltiVec, etc
| libre        = l'architecture est-elle libre, ou pas (ou propriétaire)
| registres    = Nombre est taille des registres processeurs
| généraux     = Nombre de registre à usage général (et taille, si elle n'a pas déjà été indiquée dans le paramètre 'bits')
| vflottante   = Nombre de registres à virgule flottante (et taille, si elle n'a pas déjà été indiquée dans le paramètre 'bits')
}}

Tous les champs sont optionnels.

Exemple

{{Infobox Architecture CPU
| nom          = SPARC
| Concepteur   = [[Sun Microsystems]]
| bits         = 64-bit (32 → 64)
| lancement    = 1985
| version      = V9 (1993)
| architecture = RISC
| type         = Registre-Registre
| encodage     = Fixe
| branchement  = Code conditionnel
| endianness   = Bi (Big → Bi)
| taille page  = 8 KiB
| extensions   = VIS 1.0, 2.0, 3.0
| libre        = Yes
| généraux     = 31 (G0 = 0; les registres non-globaux utilisent une [[fenêtre de registres]])
| vflottante   = 32
}}

Paramètres

Tous les paramètres sont optionnels.

nom: Nom de l'architecture, i.e. x86, SPARC, PowerPC, MIPS, ARM
concepteur: Concepteur de l'architecture
bits: Largeur des registre généraux / de la pile, i.e. 32-bit, 64-bit
lancement: Année de lancement
version: Version/révision de l'architecture/ISA
architecture: Type de conception, i.e. RISC, CISC
type: Type d'architecture, i.e. Registre-Registre, Registre-Mémoire, Mémoire-Mémoire
encodage: Jeu d'instructions, e.g. Fixe ou Variable
branchement: Évaluation des branchements, i.e. Registre conditionnel, Code conditionnel, "Compare and branch"
endianness: Ordre des bits, i.e. Little, Big, Bi
taille page: Ptaille primaire de la page, i.e. 4 KiB, 2 MiB, 1 GiB; n'inclut aps les "grandes pages" et autres extensions
extensions: Extensions ISA, i.e. MMX, SSE, AltiVec, etc
libre: l'architecture est-elle libre, ou pas (ou propriétaire)
registres: Nombre est taille des registres processeurs
généraux: Nombre de registre à usage général (et taille, si elle n'a pas déjà été indiquée dans le paramètre 'bits')
vflottante: Nombre de registres à virgule flottante (et taille, si elle n'a pas déjà été indiquée dans le paramètre 'bits')

Source

(en) Cet article est partiellement ou en totalité issu de l’article de Wikipédia en anglais intitulé « Template:Infobox CPU architecture/doc » (voir la liste des auteurs).