SystemVerilog

SystemVerilog — это язык описания и верификации аппаратуры, являюшийся расширением языка Verilog.

Расширения для описания аппаратуры

Новые типы данных

SystemVerilog поддерживает все типы данных иммеяшиеся в Verilog и добавляет много новых типов данных.

Целые типы данных. SystemVerilog предоставляет новые типы данных:

• bit (1 бит)
• byte (8 бит)
• shortint (16 бит)
• int (32 бит)
• longint (64 бит)

Эти типы данные принимают два состояния: 0 и 1. В отличие от соответствуюших Verilog типов (например reg или integer) они не могут принимать значения 'X' и 'Z', что позволяет более быстрые их симулирование.

Многомерный упакованный массив является расширением и обобщением памяти в Verilog:

logic [1:0][2:0] my_pack[32];