Verilog
Verilog, Verilog HDL (англ. Verilog Hardware Description Language) - це мова опису апаратури, використовуванf для опису та моделювання електронних систем. Verilog HDL, не слід плутати з VHDL (конкуруюча мова), найбільш часто використовується в проектуванні, верифікації і реалізації (наприклад, у вигляді НВІС) аналогових, цифрових та змішаних електронних систем на різних рівнях абстракції.
Розробники Verilog зробили його синтаксис дуже схожим на синтаксис мови C, що спрощує його освоєння. Verilog має препроцесор, дуже схожий на препроцесор мови C, і основні керуючі конструкції «if», «while» також подібні однойменним конструкціям мови C. Угоди по форматуванню виведення також дуже схожі (див. printf).
Слід зазначити, що опис апаратури, написаний на мові Verilog (як і на інших HDL-мовах) прийнято називати програмами, але на відміну від загальноприйнятого поняття програми як послідовності інструкцій, тут програма задає структуру системи. Так само для мови Verilog не застосуємо термін "виконання програми".
Огляд
Існує підмножина інструкцій мови Verilog, для синтезу. Модулі, які написані мовою цієї підмножини, називають RTL (англ. register transfer level - Рівень реєстрових передач). Вони можуть бути фізично реалізовані з використанням САПР синтезу. САПР за певними алгоритмами перетворить абстрактний вихідний код на Verilog в netlist - логічно еквівалентний опис, що складається з елементарних логічних примітивів (наприклад, AND, OR, NOT, тригери), які доступні у вибраній технології виробництва НВІС або програмування БМК та ПЛІС. Подальша обробка netlist в кінцевому підсумку породжує фотошаблони для літографії або прошивку для FPGA.
Створення
Verilog створили Phil Moorby і Prabhu Goel взимку 1983-1984 років у фірмі Automated Integrated Design Systems (з 1985 року Gateway Design Automation) як мову моделювання апаратури. У 1990 році Gateway Design Automation була куплена Cadence Design Systems. Компанія Cadence має права на логічні симулятори Gateway's Verilog і Verilog-XL simulator.
