Streaming SIMD Extensions - Versionsgeschichte

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Technischer Aufbau

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	Die SSE-Befehlssatzerweiterung umfasste ursprünglich 70 Instruktionen und 8 neue Register (XMM0 bis XMM7), später wurden im Zuge der Weiterentwicklung sowohl Registeranzahl als auch Befehlsanzahl vergrößert.		Die SSE-Befehlssatzerweiterung umfasste ursprünglich 70 Instruktionen und 8 neue Register (XMM0 bis XMM7), später wurden im Zuge der Weiterentwicklung sowohl Registeranzahl als auch Befehlsanzahl vergrößert.

	Wie [[AMD]]s [[3DNow]]-Erweiterungen ist auch SSE primär für [[Gleitkommaoperation]]en ausgelegt. Intel führte allerdings mit dem [[Intel Pentium III\|Pentium III]] neue 128 Bit breite Register ein, so dass mit SSE-Befehlen doppelt so viele Daten auf einmal parallel verarbeitet werden können, wie mit dem auf 64-Bit-Registern basierenden 3DNow. Das ging bei den damaligen Prozessoren jedoch nicht mit höherem Berechnungsdurchsatz einher, da die 128-Bit-SSE-Befehle intern in je zwei 64-Bit-SSE-Micro-Ops zerlegt wurden, weil die internen ~~Execution Units~~ und ihre Datenpfade nur 64 Bit breit waren.<ref>{{cite web\|url=http://arstechnica.com/articles/paedia/cpu/core.ars/4\|archiveurl=https://web.archive.org/web/20070401100301/http://arstechnica.com/articles/paedia/cpu/core.ars/4\|title=Into the Core: Intel's next-generation microarchitecture		Wie [[AMD]]s [[3DNow]]-Erweiterungen ist auch SSE primär für [[Gleitkommaoperation]]en ausgelegt. Intel führte allerdings mit dem [[Intel Pentium III\|Pentium III]] neue 128 Bit breite Register ein, so dass mit SSE-Befehlen doppelt so viele Daten auf einmal parallel verarbeitet werden können, wie mit dem auf 64-Bit-Registern basierenden 3DNow. Das ging bei den damaligen Prozessoren jedoch nicht mit höherem Berechnungsdurchsatz einher, da die 128-Bit-SSE-Befehle intern in je zwei 64-Bit-SSE-Micro-Ops zerlegt wurden, weil die internen Ausführungseinheiten und ihre Datenpfade nur 64 Bit breit waren.<ref>{{cite web\|url=http://arstechnica.com/articles/paedia/cpu/core.ars/4\|archiveurl=https://web.archive.org/web/20070401100301/http://arstechnica.com/articles/paedia/cpu/core.ars/4\|title=Into the Core: Intel's next-generation microarchitecture
	\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>		\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>

	Bei aktuellen 64-Bit-Prozessoren, wie etwa den auf der [[Intel-Core-Mikroarchitektur\|Core-Mikroarchitektur]] basierenden werden die 128 Bit breiten SSE-Register tatsächlich in einem Schritt verarbeitet. Auch wurde die Anzahl der SSE-Register auf 16 ~~vergrößert~~, wobei die neu eingeführten analog zu dem bisherigen Namensschema als XMM8 bis XMM15 bezeichnet werden.		Bei aktuellen 64-Bit-Prozessoren, wie etwa den auf der [[Intel-Core-Mikroarchitektur\|Core-Mikroarchitektur]] basierenden werden die 128 Bit breiten SSE-Register tatsächlich in einem Schritt verarbeitet. Auch wurde die Anzahl der SSE-Register auf 16 erhöht, wobei die neu eingeführten analog zu dem bisherigen Namensschema als XMM8 bis XMM15 bezeichnet werden.

	== Unterstützung in den CPUs ==		== Unterstützung in den CPUs ==

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Änderungen von 178.11.92.221 (Diskussion) auf die letzte Version von Wikiinger zurückgesetzt

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	Die SSE-Befehlssatzerweiterung umfasste ursprünglich 70 Instruktionen und 8 neue Register (XMM0 bis XMM7), später wurden im Zuge der Weiterentwicklung sowohl Registeranzahl als auch Befehlsanzahl vergrößert.		Die SSE-Befehlssatzerweiterung umfasste ursprünglich 70 Instruktionen und 8 neue Register (XMM0 bis XMM7), später wurden im Zuge der Weiterentwicklung sowohl Registeranzahl als auch Befehlsanzahl vergrößert.

	Wie [[AMD]]s [[3DNow]]-Erweiterungen ist auch SSE primär für [[Gleitkommaoperation]]en ausgelegt. Intel führte allerdings mit dem [[Intel Pentium III\|Pentium III]] neue 128 Bit breite Register ein, so dass mit SSE-Befehlen doppelt so viele Daten auf einmal parallel verarbeitet werden können, wie mit dem auf 64-Bit-Registern basierenden 3DNow. Das ging bei den damaligen Prozessoren jedoch nicht mit höherem Berechnungsdurchsatz einher, da die 128-Bit-SSE-Befehle intern in je zwei 64-Bit-SSE-Micro-Ops zerlegt wurden, weil die internen ~~Exeution~~ Units und ihre Datenpfade nur 64 Bit breit waren.<ref>{{cite web\|url=http://arstechnica.com/articles/paedia/cpu/core.ars/4\|archiveurl=https://web.archive.org/web/20070401100301/http://arstechnica.com/articles/paedia/cpu/core.ars/4\|title=Into the Core: Intel's next-generation microarchitecture		Wie [[AMD]]s [[3DNow]]-Erweiterungen ist auch SSE primär für [[Gleitkommaoperation]]en ausgelegt. Intel führte allerdings mit dem [[Intel Pentium III\|Pentium III]] neue 128 Bit breite Register ein, so dass mit SSE-Befehlen doppelt so viele Daten auf einmal parallel verarbeitet werden können, wie mit dem auf 64-Bit-Registern basierenden 3DNow. Das ging bei den damaligen Prozessoren jedoch nicht mit höherem Berechnungsdurchsatz einher, da die 128-Bit-SSE-Befehle intern in je zwei 64-Bit-SSE-Micro-Ops zerlegt wurden, weil die internen Execution Units und ihre Datenpfade nur 64 Bit breit waren.<ref>{{cite web\|url=http://arstechnica.com/articles/paedia/cpu/core.ars/4\|archiveurl=https://web.archive.org/web/20070401100301/http://arstechnica.com/articles/paedia/cpu/core.ars/4\|title=Into the Core: Intel's next-generation microarchitecture
	\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>		\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>

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	* [[AMD]]: ab Athlon XP komplett, beim Athlon und [[AMD Duron\|Duron]] (seit Prozessorkern ''Morgan'') nur teilweise		* [[AMD]]: ab Athlon XP komplett, beim Athlon und [[AMD Duron\|Duron]] (seit Prozessorkern ''Morgan'') nur teilweise
	* [[Centaur Technology]]: beim [[VIA C3\|C3]] mit Prozessorkern ''Nehemiah''		* [[Centaur Technology]]: beim [[VIA C3\|C3]] mit Prozessorkern ''Nehemiah''
	* [[Intel]]: ab[[Intel Pentium III\|Pentium III]], beim [[Intel Celeron (P6)\|Celeron]] mit Prozessorkern ''Coppermine''		* [[Intel]]: ab [[Intel Pentium III\|Pentium III]], beim [[Intel Celeron (P6)\|Celeron]] mit Prozessorkern ''Coppermine''
	* [[Transmeta]]: ab [[Transmeta Efficeon\|Efficeon]]		* [[Transmeta]]: ab [[Transmeta Efficeon\|Efficeon]]

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	* [[AMD]]: ab Athlon XP komplett, beim Athlon und [[AMD Duron\|Duron]] (seit Prozessorkern ''Morgan'') nur teilweise		* [[AMD]]: ab Athlon XP komplett, beim Athlon und [[AMD Duron\|Duron]] (seit Prozessorkern ''Morgan'') nur teilweise
	* [[Centaur Technology]]: beim [[VIA C3\|C3]] mit Prozessorkern ''Nehemiah''		* [[Centaur Technology]]: beim [[VIA C3\|C3]] mit Prozessorkern ''Nehemiah''
	* [[Intel]]: ab [[Intel Pentium III\|Pentium III]], beim [[Intel Celeron (P6)\|Celeron]] mit Prozessorkern ''Coppermine''		* [[Intel]]: ab[[Intel Pentium III\|Pentium III]], beim [[Intel Celeron (P6)\|Celeron]] mit Prozessorkern ''Coppermine''
	* [[Transmeta]]: ab [[Transmeta Efficeon\|Efficeon]]		* [[Transmeta]]: ab [[Transmeta Efficeon\|Efficeon]]

178.11.92.221: /* SSE-Weiterentwicklung */

2020-07-08T16:45:16Z

SSE-Weiterentwicklung

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	Die SSE-Befehlssatzerweiterung umfasste ursprünglich 70 Instruktionen und 8 neue Register (XMM0 bis XMM7), später wurden im Zuge der Weiterentwicklung sowohl Registeranzahl als auch Befehlsanzahl vergrößert.		Die SSE-Befehlssatzerweiterung umfasste ursprünglich 70 Instruktionen und 8 neue Register (XMM0 bis XMM7), später wurden im Zuge der Weiterentwicklung sowohl Registeranzahl als auch Befehlsanzahl vergrößert.

	Wie [[AMD]]s [[3DNow]]-Erweiterungen ist auch SSE primär für [[Gleitkommaoperation]]en ausgelegt. Intel führte allerdings mit dem [[Intel Pentium III\|Pentium III]] neue 128 Bit breite Register ein, so dass mit SSE-Befehlen doppelt so viele Daten auf einmal parallel verarbeitet werden können, wie mit dem auf 64-Bit-Registern basierenden 3DNow. Das ging bei den damaligen Prozessoren jedoch nicht mit höherem Berechnungsdurchsatz einher, da die 128-Bit-SSE-Befehle intern in je zwei 64-Bit-SSE-Micro-Ops zerlegt wurden, weil die internen ~~Execution~~ Units und ihre Datenpfade nur 64 Bit breit waren.<ref>{{cite web\|url=http://arstechnica.com/articles/paedia/cpu/core.ars/4\|archiveurl=https://web.archive.org/web/20070401100301/http://arstechnica.com/articles/paedia/cpu/core.ars/4\|title=Into the Core: Intel's next-generation microarchitecture		Wie [[AMD]]s [[3DNow]]-Erweiterungen ist auch SSE primär für [[Gleitkommaoperation]]en ausgelegt. Intel führte allerdings mit dem [[Intel Pentium III\|Pentium III]] neue 128 Bit breite Register ein, so dass mit SSE-Befehlen doppelt so viele Daten auf einmal parallel verarbeitet werden können, wie mit dem auf 64-Bit-Registern basierenden 3DNow. Das ging bei den damaligen Prozessoren jedoch nicht mit höherem Berechnungsdurchsatz einher, da die 128-Bit-SSE-Befehle intern in je zwei 64-Bit-SSE-Micro-Ops zerlegt wurden, weil die internen Exeution Units und ihre Datenpfade nur 64 Bit breit waren.<ref>{{cite web\|url=http://arstechnica.com/articles/paedia/cpu/core.ars/4\|archiveurl=https://web.archive.org/web/20070401100301/http://arstechnica.com/articles/paedia/cpu/core.ars/4\|title=Into the Core: Intel's next-generation microarchitecture
	\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>		\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>

Wikiinger am 29. August 2019 um 14:32 Uhr

2019-08-29T14:32:03Z

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	[[Datei:X86 extensions 2013.svg\|mini\|Vergleich der Implementierung von Befehlssatzerweiterungen durch AMD (links) und Intel (rechts)]]		[[Datei:X86 extensions 2013.svg\|mini\|Vergleich der Implementierung von Befehlssatzerweiterungen durch AMD (links) und Intel (rechts), Stand 2013]]

	Die {{lang\|en\|'''Streaming [[Single Instruction Multiple Data\|SIMD]] Extensions'''}} ('''SSE'''), früher auch ''Internet SIMD Streaming Extensions (ISSE)'' ist eine von [[Intel]] entwickelte [[Befehlssatz]]erweiterung der [[X86-Prozessor\|x86-Architektur]], die mit der Einführung des [[Intel Pentium III\|Pentium-III]]-(Katmai)-Prozessors 1999 vorgestellt wurde und deshalb anfangs den Namen ''Katmai New Instructions (KNI)'' trug. Zweck ist es, Programme durch Parallelisierung auf Instruktionslevel zu beschleunigen, genannt [[Flynnsche Klassifikation#SIMD (Single Instruction, Multiple Data)\|SIMD]].		Die {{lang\|en\|'''Streaming [[Single Instruction Multiple Data\|SIMD]] Extensions'''}} ('''SSE'''), früher auch ''Internet SIMD Streaming Extensions (ISSE)'' ist eine von [[Intel]] entwickelte [[Befehlssatz]]erweiterung der [[X86-Prozessor\|x86-Architektur]], die mit der Einführung des [[Intel Pentium III\|Pentium-III]]-(Katmai)-Prozessors 1999 vorgestellt wurde und deshalb anfangs den Namen ''Katmai New Instructions (KNI)'' trug. Zweck ist es, Programme durch Parallelisierung auf Instruktionslevel zu beschleunigen, genannt [[Flynnsche Klassifikation#SIMD (Single Instruction, Multiple Data)\|SIMD]].

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2019-05-16T06:59:39Z

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	== Konzept ==		== Konzept ==
	Im Gegensatz zu der vorher veröffentlichten [[Multi Media Extension\|MMX]]-Befehlssatzerweiterung wurde SSE speziell für [[Gleitkommazahl]]-Datentypen entwickelt, außerdem wurden eigene und doppelt so breite 128-Bit-[[Register (Computer)\|Register]] implementiert, beides häufig bemängelte Schwächen des MMX-Instruktionssatzes. Intel entschied sich auch dafür, den SSE-Instruktionssatz völlig neuzuentwickeln und nicht kompatibel zu dem bereits 1998 von Konkurrent [[AMD]] veröffentlichten [[3DNow]]-Instruktionen zu machen, welche einen vergleichbaren Zweck erfüllten. Dieser Schritt war langfristig erfolgreich, SSE setzte sich gegenüber 3DNow durch und AMD unterstützte später ebenfalls nur noch SSE und ließ die 3DNow-Unterstützung auslaufen.<ref>[http://developer.amd.com/community/blog/2010/08/18/3dnow-deprecated/ 3DNow! Instructions are Being Deprecated] (englisch)</ref>		Im Gegensatz zu der vorher veröffentlichten [[Multi Media Extension\|MMX]]-Befehlssatzerweiterung wurde SSE speziell für [[Gleitkommazahl]]-Datentypen entwickelt, außerdem wurden eigene und doppelt so breite 128-Bit-[[Register (Computer)\|Register]] implementiert, beides häufig bemängelte Schwächen des MMX-Instruktionssatzes. Intel entschied sich auch dafür, den SSE-Instruktionssatz völlig neuzuentwickeln und nicht kompatibel zu dem bereits 1998 von Konkurrent [[AMD]] veröffentlichten [[3DNow]]-Instruktionen zu machen, welche einen vergleichbaren Zweck erfüllten. Dieser Schritt war langfristig erfolgreich, SSE setzte sich gegenüber 3DNow durch und AMD unterstützte später ebenfalls nur noch SSE und ließ die 3DNow-Unterstützung auslaufen.<ref>{{Webarchiv\|url=http://developer.amd.com/community/blog/2010/08/18/3dnow-deprecated/ \|wayback=20131109151245 \|text=3DNow! Instructions are Being Deprecated \|archiv-bot=2019-05-16 06:59:39 InternetArchiveBot }} (englisch)</ref>

	Obwohl anfänglich im Namen (ISSE) ausdrücklich erwähnt, hat diese Technik direkt nichts mit dem Internet zu tun; vielmehr diente der Verweis der besseren Vermarktung (Intel warb bei Einführung des [[Intel Pentium III\|Pentium III]] u. a. damit, dass das Internetsurfen schneller bzw. generell aufregender werden würde). Nach kurzer Zeit ließ Intel das „I“ wegfallen, so dass man heute nur noch von ''SSE'' spricht.		Obwohl anfänglich im Namen (ISSE) ausdrücklich erwähnt, hat diese Technik direkt nichts mit dem Internet zu tun; vielmehr diente der Verweis der besseren Vermarktung (Intel warb bei Einführung des [[Intel Pentium III\|Pentium III]] u. a. damit, dass das Internetsurfen schneller bzw. generell aufregender werden würde). Nach kurzer Zeit ließ Intel das „I“ wegfallen, so dass man heute nur noch von ''SSE'' spricht.

217.85.142.201: K

2017-10-01T22:21:46Z

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	== Unterstützung in den CPUs ==		== Unterstützung in den CPUs ==
	Da SSE eine der ersten [[Flynnsche Klassifikation#SIMD (Single Instruction, Multiple Data)\|SIMD]]-Erweiterungen der x86-Architektur war und bereits im Jahr 1999 auf den Markt kam, besitzen praktisch alle x86-CPUs der ~~letzten~~ Jahre SSE ~~(Stand 2013)~~.		Da SSE eine der ersten [[Flynnsche Klassifikation#SIMD (Single Instruction, Multiple Data)\|SIMD]]-Erweiterungen der x86-Architektur war und bereits im Jahr 1999 auf den Markt kam, besitzen praktisch alle x86-CPUs seit etwa Mitte der 2000er Jahre SSE.

	Beispielsweise unterstützte AMD ab dem [[AMD Athlon (K7)\|Athlon]] einen Teil der im SSE-Befehlssatz enthaltenen Befehle (unter anderem diejenigen, welche mit 64-Bit-Registern arbeiten). Hier spricht man auch von einer Erweiterung von MMX. Seit dem [[AMD Athlon XP\|Athlon-XP]]-Prozessor wird SSE vollständig unterstützt, in der Folge so weitgehend, dass sogar die eigene Erweiterung 3DNow aufgegeben wurde.		Beispielsweise unterstützte AMD ab dem [[AMD Athlon (K7)\|Athlon]] einen Teil der im SSE-Befehlssatz enthaltenen Befehle (unter anderem diejenigen, welche mit 64-Bit-Registern arbeiten). Hier spricht man auch von einer Erweiterung von MMX. Seit dem [[AMD Athlon XP\|Athlon-XP]]-Prozessor wird SSE vollständig unterstützt, in der Folge so weitgehend, dass sogar die eigene Erweiterung 3DNow aufgegeben wurde.

2003:65:6018:668:0:0:1:3: /* Technischer Aufbau */

2016-07-11T17:40:18Z

Technischer Aufbau

← Nächstältere Version		Version vom 11. Juli 2016, 19:40 Uhr
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	\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>		\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>

	Bei aktuellen 64-Bit-Prozessoren, wie etwa den auf der [[Intel-Core-Mikroarchitektur\|Core-Mikroarchitektur]] basierenden werden die 128 Bit breiten SSE-Register tatsächlich in einem Schritt verarbeitet. Auch wurde die Anzahl der SSE-Register auf 16 vergrößert, ~~welche~~ analog zu dem bisherigen Namensschema als XMM8 bis XMM15 bezeichnet werden.		Bei aktuellen 64-Bit-Prozessoren, wie etwa den auf der [[Intel-Core-Mikroarchitektur\|Core-Mikroarchitektur]] basierenden werden die 128 Bit breiten SSE-Register tatsächlich in einem Schritt verarbeitet. Auch wurde die Anzahl der SSE-Register auf 16 vergrößert, wobei die neu eingeführten analog zu dem bisherigen Namensschema als XMM8 bis XMM15 bezeichnet werden.

	== Unterstützung in den CPUs ==		== Unterstützung in den CPUs ==

ⵓ: 1 Weblink geändert

2015-10-15T18:37:19Z

1 Weblink geändert

← Nächstältere Version		Version vom 15. Oktober 2015, 20:37 Uhr
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	Die SSE-Befehlssatzerweiterung umfasste ursprünglich 70 Instruktionen und 8 neue Register (XMM0 bis XMM7), später wurden im Zuge der Weiterentwicklung sowohl Registeranzahl als auch Befehlsanzahl vergrößert.		Die SSE-Befehlssatzerweiterung umfasste ursprünglich 70 Instruktionen und 8 neue Register (XMM0 bis XMM7), später wurden im Zuge der Weiterentwicklung sowohl Registeranzahl als auch Befehlsanzahl vergrößert.

	Wie [[AMD]]s [[3DNow]]-Erweiterungen ist auch SSE primär für [[Gleitkommaoperation]]en ausgelegt. Intel führte allerdings mit dem [[Intel Pentium III\|Pentium III]] neue 128 Bit breite Register ein, so dass mit SSE-Befehlen doppelt so viele Daten auf einmal parallel verarbeitet werden können, wie mit dem auf 64-Bit-Registern basierenden 3DNow. Das ging bei den damaligen Prozessoren jedoch nicht mit höherem Berechnungsdurchsatz einher, da die 128-Bit-SSE-Befehle intern in je zwei 64-Bit-SSE-Micro-Ops zerlegt wurden, weil die internen Execution Units und ihre Datenpfade nur 64 Bit breit waren.<ref>{{cite web\|url=http://arstechnica.com/articles/paedia/cpu/core.ars/4\|archiveurl=~~http~~://web.archive.org/web/20070401100301/http://arstechnica.com/articles/paedia/cpu/core.ars/4\|title=Into the Core: Intel's next-generation microarchitecture		Wie [[AMD]]s [[3DNow]]-Erweiterungen ist auch SSE primär für [[Gleitkommaoperation]]en ausgelegt. Intel führte allerdings mit dem [[Intel Pentium III\|Pentium III]] neue 128 Bit breite Register ein, so dass mit SSE-Befehlen doppelt so viele Daten auf einmal parallel verarbeitet werden können, wie mit dem auf 64-Bit-Registern basierenden 3DNow. Das ging bei den damaligen Prozessoren jedoch nicht mit höherem Berechnungsdurchsatz einher, da die 128-Bit-SSE-Befehle intern in je zwei 64-Bit-SSE-Micro-Ops zerlegt wurden, weil die internen Execution Units und ihre Datenpfade nur 64 Bit breit waren.<ref>{{cite web\|url=http://arstechnica.com/articles/paedia/cpu/core.ars/4\|archiveurl=https://web.archive.org/web/20070401100301/http://arstechnica.com/articles/paedia/cpu/core.ars/4\|title=Into the Core: Intel's next-generation microarchitecture
	\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>		\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>

5.147.58.95: /* Konzept */

2015-09-19T07:25:48Z

Konzept

← Nächstältere Version		Version vom 19. September 2015, 09:25 Uhr
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	Im Gegensatz zu der vorher veröffentlichten [[Multi Media Extension\|MMX]]-Befehlssatzerweiterung wurde SSE speziell für [[Gleitkommazahl]]-Datentypen entwickelt, außerdem wurden eigene und doppelt so breite 128-Bit-[[Register (Computer)\|Register]] implementiert, beides häufig bemängelte Schwächen des MMX-Instruktionssatzes. Intel entschied sich auch dafür, den SSE-Instruktionssatz völlig neuzuentwickeln und nicht kompatibel zu dem bereits 1998 von Konkurrent [[AMD]] veröffentlichten [[3DNow]]-Instruktionen zu machen, welche einen vergleichbaren Zweck erfüllten. Dieser Schritt war langfristig erfolgreich, SSE setzte sich gegenüber 3DNow durch und AMD unterstützte später ebenfalls nur noch SSE und ließ die 3DNow-Unterstützung auslaufen.<ref>[http://developer.amd.com/community/blog/2010/08/18/3dnow-deprecated/ 3DNow! Instructions are Being Deprecated] (englisch)</ref>		Im Gegensatz zu der vorher veröffentlichten [[Multi Media Extension\|MMX]]-Befehlssatzerweiterung wurde SSE speziell für [[Gleitkommazahl]]-Datentypen entwickelt, außerdem wurden eigene und doppelt so breite 128-Bit-[[Register (Computer)\|Register]] implementiert, beides häufig bemängelte Schwächen des MMX-Instruktionssatzes. Intel entschied sich auch dafür, den SSE-Instruktionssatz völlig neuzuentwickeln und nicht kompatibel zu dem bereits 1998 von Konkurrent [[AMD]] veröffentlichten [[3DNow]]-Instruktionen zu machen, welche einen vergleichbaren Zweck erfüllten. Dieser Schritt war langfristig erfolgreich, SSE setzte sich gegenüber 3DNow durch und AMD unterstützte später ebenfalls nur noch SSE und ließ die 3DNow-Unterstützung auslaufen.<ref>[http://developer.amd.com/community/blog/2010/08/18/3dnow-deprecated/ 3DNow! Instructions are Being Deprecated] (englisch)</ref>

	Obwohl anfänglich im Namen (ISSE) ausdrücklich erwähnt, hat diese Technik direkt nichts mit dem Internet zu tun; vielmehr diente der Verweis der besseren Vermarktung (Intel warb bei Einführung des [[Intel Pentium III\|Pentium III]] u. a. damit, dass das Internetsurfen schneller bzw. generell aufregender werden würde). Nach kurzer Zeit ließ Intel das „I“ wegfallen, so dass man ~~heutge~~ nur noch von ''SSE'' spricht.		Obwohl anfänglich im Namen (ISSE) ausdrücklich erwähnt, hat diese Technik direkt nichts mit dem Internet zu tun; vielmehr diente der Verweis der besseren Vermarktung (Intel warb bei Einführung des [[Intel Pentium III\|Pentium III]] u. a. damit, dass das Internetsurfen schneller bzw. generell aufregender werden würde). Nach kurzer Zeit ließ Intel das „I“ wegfallen, so dass man heute nur noch von ''SSE'' spricht.

	=== SSE-Weiterentwicklung ===		=== SSE-Weiterentwicklung ===

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	Die SSE-Befehlssatzerweiterung umfasste ursprünglich 70 Instruktionen und 8 neue Register (XMM0 bis XMM7), später wurden im Zuge der Weiterentwicklung sowohl Registeranzahl als auch Befehlsanzahl vergrößert.		Die SSE-Befehlssatzerweiterung umfasste ursprünglich 70 Instruktionen und 8 neue Register (XMM0 bis XMM7), später wurden im Zuge der Weiterentwicklung sowohl Registeranzahl als auch Befehlsanzahl vergrößert.

	Wie [[AMD]]s [[3DNow]]-Erweiterungen ist auch SSE primär für [[Gleitkommaoperation]]en ausgelegt. Intel führte allerdings mit dem [[Intel Pentium III\|Pentium III]] neue 128 Bit breite Register ein, so dass mit SSE-Befehlen doppelt so viele Daten auf einmal parallel verarbeitet werden können, wie mit dem auf 64-Bit-Registern basierenden 3DNow. Das ging bei den damaligen Prozessoren jedoch nicht mit höherem Berechnungsdurchsatz einher, da die 128-Bit-SSE-Befehle intern in je zwei 64-Bit-SSE-Micro-Ops zerlegt wurden, weil die internen ~~Exeution~~ Units und ihre Datenpfade nur 64 Bit breit waren.<ref>{{cite web\|url=http://arstechnica.com/articles/paedia/cpu/core.ars/4\|archiveurl=https://web.archive.org/web/20070401100301/http://arstechnica.com/articles/paedia/cpu/core.ars/4\|title=Into the Core: Intel's next-generation microarchitecture		Wie [[AMD]]s [[3DNow]]-Erweiterungen ist auch SSE primär für [[Gleitkommaoperation]]en ausgelegt. Intel führte allerdings mit dem [[Intel Pentium III\|Pentium III]] neue 128 Bit breite Register ein, so dass mit SSE-Befehlen doppelt so viele Daten auf einmal parallel verarbeitet werden können, wie mit dem auf 64-Bit-Registern basierenden 3DNow. Das ging bei den damaligen Prozessoren jedoch nicht mit höherem Berechnungsdurchsatz einher, da die 128-Bit-SSE-Befehle intern in je zwei 64-Bit-SSE-Micro-Ops zerlegt wurden, weil die internen Execution Units und ihre Datenpfade nur 64 Bit breit waren.<ref>{{cite web\|url=http://arstechnica.com/articles/paedia/cpu/core.ars/4\|archiveurl=https://web.archive.org/web/20070401100301/http://arstechnica.com/articles/paedia/cpu/core.ars/4\|title=Into the Core: Intel's next-generation microarchitecture
	\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>		\|first=Jon \|last=Stokes \|date=2006-04-05 \|archivedate=2007-04-01 \|accessdate=2012-05-12 \|language=englisch \|publisher=arstechnica.com}}</ref>

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	* [[Centaur Technology]]: beim [[VIA C3\|C3]] mit Prozessorkern ''Nehemiah''		* [[Centaur Technology]]: beim [[VIA C3\|C3]] mit Prozessorkern ''Nehemiah''
	* [[Intel]]: ab[[Intel Pentium III\|Pentium III]], beim [[Intel Celeron (P6)\|Celeron]] mit Prozessorkern ''Coppermine''		* [[Intel]]: ab [[Intel Pentium III\|Pentium III]], beim [[Intel Celeron (P6)\|Celeron]] mit Prozessorkern ''Coppermine''
	* [[Transmeta]]: ab [[Transmeta Efficeon\|Efficeon]]		* [[Transmeta]]: ab [[Transmeta Efficeon\|Efficeon]]

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	* [[Centaur Technology]]: beim [[VIA C3\|C3]] mit Prozessorkern ''Nehemiah''		* [[Centaur Technology]]: beim [[VIA C3\|C3]] mit Prozessorkern ''Nehemiah''
	* [[Intel]]: ab [[Intel Pentium III\|Pentium III]], beim [[Intel Celeron (P6)\|Celeron]] mit Prozessorkern ''Coppermine''		* [[Intel]]: ab[[Intel Pentium III\|Pentium III]], beim [[Intel Celeron (P6)\|Celeron]] mit Prozessorkern ''Coppermine''
	* [[Transmeta]]: ab [[Transmeta Efficeon\|Efficeon]]		* [[Transmeta]]: ab [[Transmeta Efficeon\|Efficeon]]