RISC-V - Versionsgeschichte

Kleinesfilmröllchen: Einleitung: Woher man RISC-V so kennen könnte

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Einleitung: Woher man RISC-V so kennen könnte

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	[[Datei:RISC-V-logo.svg\|mini\|Logo]]		[[Datei:RISC-V-logo.svg\|mini\|Logo]]
	[[Datei:Yunsup Lee holding RISC V prototype chip.jpg\|mini\|Prototyp eines RISC-V Mikroprozessors aus dem Jahr 2013]]		[[Datei:Yunsup Lee holding RISC V prototype chip.jpg\|mini\|Prototyp eines RISC-V Mikroprozessors aus dem Jahr 2013]]
	'''RISC-V''', offizielle Aussprache in Englisch: „{{lang\|en\|risc-five}}“<ref>{{Literatur \|Titel=RISC-V ISA - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/risc-v-isa/ \|Abruf=2018-02-03}}</ref> [{{IPA\|rɪsk faɪv}}], ist eine [[Befehlssatzarchitektur]] ({{enS\|instruction set architecture}}, ISA) zur Konstruktion von Computer-Prozessoren, die sich auf das Designprinzip des [[Reduced Instruction Set Computer]]s (RISC) stützt. Es ist ein [[offener Standard]], welcher der freien [[BSD-Lizenz]] unterliegt. Das bedeutet, dass RISC-V nicht patentiert ist und frei verwendet werden darf. Somit ist es jedem erlaubt, RISC-V Mikroprozessoren zu entwerfen, herzustellen, weiterzuentwickeln und zu verkaufen, auch als [[Open-Source-Hardware]].<ref>{{Literatur \|Titel=FAQ - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/about/faq/ \|Abruf=2023-12-22}}</ref> Zahlreiche Unternehmen bieten RISC-V-Hardware an.		'''RISC-V''', offizielle Aussprache in Englisch: „{{lang\|en\|risc-five}}“<ref>{{Literatur \|Titel=RISC-V ISA - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/risc-v-isa/ \|Abruf=2018-02-03}}</ref> [{{IPA\|rɪsk faɪv}}], ist eine [[Befehlssatzarchitektur]] ({{enS\|instruction set architecture}}, ISA) zur Konstruktion von Computer-Prozessoren, die sich auf das Designprinzip des [[Reduced Instruction Set Computer]]s (RISC) stützt. Es ist ein [[offener Standard]], welcher der freien [[BSD-Lizenz]] unterliegt. Das bedeutet, dass RISC-V nicht patentiert ist und frei verwendet werden darf. Somit ist es jedem erlaubt, RISC-V Mikroprozessoren zu entwerfen, herzustellen, weiterzuentwickeln und zu verkaufen, auch als [[Open-Source-Hardware]].<ref>{{Literatur \|Titel=FAQ - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/about/faq/ \|Abruf=2023-12-22}}</ref> Zahlreiche Unternehmen bieten RISC-V-Hardware an. Insbesondere bei [[Mikrocontroller\|Mikrocontrollern]] hat sich RISC-V etabliert, beispielsweise bei manchen [[ESP32]]-Modellen, der [[WCH CH32\|CH32]]-Reihe oder dem [[Raspberry Pi Pico 2]].

	Der Befehlssatz besitzt Eigenschaften, die die Rechnergeschwindigkeit erhöhen, aber trotzdem die Kosten und den Energieverbrauch senken. Dies schließt eine [[Load/Store-Architektur]] ein, sowie Bit-Muster, um die [[Multiplexer]] in einer CPU zu vereinfachen, vereinfachte Standard-basierte [[Gleitkommazahl]]en, einen architekturneutralen Entwurf und das Setzen des [[Byte-Reihenfolge\|höchstwertigen Bits]] an eine festgelegte Position, um die [[Zweierkomplement#Vorzeichenerweiterung\|Vorzeichenerweiterung]] zu beschleunigen. Bezüglich weitverbreiteten Architekturen hat RISC-V am meisten Ähnlichkeit mit der [[Arm-Architektur]].		Der Befehlssatz besitzt Eigenschaften, die die Rechnergeschwindigkeit erhöhen, aber trotzdem die Kosten und den Energieverbrauch senken. Dies schließt eine [[Load/Store-Architektur]] ein, sowie Bit-Muster, um die [[Multiplexer]] in einer CPU zu vereinfachen, vereinfachte Standard-basierte [[Gleitkommazahl]]en, einen architekturneutralen Entwurf und das Setzen des [[Byte-Reihenfolge\|höchstwertigen Bits]] an eine festgelegte Position, um die [[Zweierkomplement#Vorzeichenerweiterung\|Vorzeichenerweiterung]] zu beschleunigen. Bezüglich weitverbreiteten Architekturen hat RISC-V am meisten Ähnlichkeit mit der [[Arm-Architektur]].

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	'''RISC-V''', offizielle Aussprache in Englisch: „{{lang\|en\|risc-five}}“<ref>{{Literatur \|Titel=RISC-V ISA - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/risc-v-isa/ \|Abruf=2018-02-03}}</ref> [{{IPA\|rɪsk faɪv}}], ist eine [[Befehlssatzarchitektur]] ({{enS\|instruction set architecture}}, ISA) zur Konstruktion von Computer-Prozessoren, die sich auf das Designprinzip des [[Reduced Instruction Set Computer]]s (RISC) stützt. Es ist ein [[offener Standard]], welcher der freien [[BSD-Lizenz]] unterliegt. Das bedeutet, dass RISC-V nicht patentiert ist und frei verwendet werden darf. Somit ist es jedem erlaubt, RISC-V Mikroprozessoren zu entwerfen, herzustellen, weiterzuentwickeln und zu verkaufen, auch als [[Open-Source-Hardware]].<ref>{{Literatur \|Titel=FAQ - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/about/faq/ \|Abruf=2023-12-22}}</ref> Zahlreiche Unternehmen bieten RISC-V-Hardware an.		'''RISC-V''', offizielle Aussprache in Englisch: „{{lang\|en\|risc-five}}“<ref>{{Literatur \|Titel=RISC-V ISA - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/risc-v-isa/ \|Abruf=2018-02-03}}</ref> [{{IPA\|rɪsk faɪv}}], ist eine [[Befehlssatzarchitektur]] ({{enS\|instruction set architecture}}, ISA) zur Konstruktion von Computer-Prozessoren, die sich auf das Designprinzip des [[Reduced Instruction Set Computer]]s (RISC) stützt. Es ist ein [[offener Standard]], welcher der freien [[BSD-Lizenz]] unterliegt. Das bedeutet, dass RISC-V nicht patentiert ist und frei verwendet werden darf. Somit ist es jedem erlaubt, RISC-V Mikroprozessoren zu entwerfen, herzustellen, weiterzuentwickeln und zu verkaufen, auch als [[Open-Source-Hardware]].<ref>{{Literatur \|Titel=FAQ - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/about/faq/ \|Abruf=2023-12-22}}</ref> Zahlreiche Unternehmen bieten RISC-V-Hardware an.

	Der Befehlssatz besitzt Eigenschaften, die die Rechnergeschwindigkeit erhöhen, aber trotzdem die Kosten und den Energieverbrauch senken. Dies schließt eine [[Load/Store-Architektur]] ein, sowie Bit-Muster, um die [[Multiplexer]] in einer CPU zu vereinfachen, vereinfachte Standard-basierte [[~~Gleitkommaoperation~~]]en, einen architekturneutralen Entwurf und das Setzen des [[Byte-Reihenfolge\|höchstwertigen Bits]] an eine festgelegte Position, um die [[Zweierkomplement#Vorzeichenerweiterung\|Vorzeichenerweiterung]] zu beschleunigen. Bezüglich weitverbreiteten Architekturen hat RISC-V am meisten Ähnlichkeit mit der [[Arm-Architektur]].		Der Befehlssatz besitzt Eigenschaften, die die Rechnergeschwindigkeit erhöhen, aber trotzdem die Kosten und den Energieverbrauch senken. Dies schließt eine [[Load/Store-Architektur]] ein, sowie Bit-Muster, um die [[Multiplexer]] in einer CPU zu vereinfachen, vereinfachte Standard-basierte [[Gleitkommazahl]]en, einen architekturneutralen Entwurf und das Setzen des [[Byte-Reihenfolge\|höchstwertigen Bits]] an eine festgelegte Position, um die [[Zweierkomplement#Vorzeichenerweiterung\|Vorzeichenerweiterung]] zu beschleunigen. Bezüglich weitverbreiteten Architekturen hat RISC-V am meisten Ähnlichkeit mit der [[Arm-Architektur]].

	== Geschichte ==		== Geschichte ==

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	'''RISC-V''', offizielle Aussprache in Englisch: „{{lang\|en\|risc-five}}“<ref>{{Literatur \|Titel=RISC-V ISA - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/risc-v-isa/ \|Abruf=2018-02-03}}</ref> [{{IPA\|rɪsk faɪv}}], ist eine [[Befehlssatzarchitektur]] ({{enS\|instruction set architecture}}, ISA) zur Konstruktion von Computer-Prozessoren, die sich auf das Designprinzip des [[Reduced Instruction Set Computer]]s (RISC) stützt. Es ist ein [[offener Standard]], welcher der freien [[BSD-Lizenz]] unterliegt. Das bedeutet, dass RISC-V nicht patentiert ist und frei verwendet werden darf. Somit ist es jedem erlaubt, RISC-V Mikroprozessoren zu entwerfen, herzustellen, weiterzuentwickeln und zu verkaufen, auch als [[Open-Source-Hardware]].<ref>{{Literatur \|Titel=FAQ - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/about/faq/ \|Abruf=2023-12-22}}</ref> Zahlreiche Unternehmen bieten RISC-V-Hardware an.		'''RISC-V''', offizielle Aussprache in Englisch: „{{lang\|en\|risc-five}}“<ref>{{Literatur \|Titel=RISC-V ISA - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/risc-v-isa/ \|Abruf=2018-02-03}}</ref> [{{IPA\|rɪsk faɪv}}], ist eine [[Befehlssatzarchitektur]] ({{enS\|instruction set architecture}}, ISA) zur Konstruktion von Computer-Prozessoren, die sich auf das Designprinzip des [[Reduced Instruction Set Computer]]s (RISC) stützt. Es ist ein [[offener Standard]], welcher der freien [[BSD-Lizenz]] unterliegt. Das bedeutet, dass RISC-V nicht patentiert ist und frei verwendet werden darf. Somit ist es jedem erlaubt, RISC-V Mikroprozessoren zu entwerfen, herzustellen, weiterzuentwickeln und zu verkaufen, auch als [[Open-Source-Hardware]].<ref>{{Literatur \|Titel=FAQ - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/about/faq/ \|Abruf=2023-12-22}}</ref> Zahlreiche Unternehmen bieten RISC-V-Hardware an.

	Der Befehlssatz besitzt Eigenschaften, die die Rechnergeschwindigkeit erhöhen, aber trotzdem die Kosten und den Energieverbrauch senken. Dies schließt eine [[Load/Store-Architektur]] ein, sowie Bit-Muster, um die Multiplexer in einer CPU zu vereinfachen, vereinfachte Standard-basierte ~~Gleitkommazahlen~~, einen architekturneutralen Entwurf und das Setzen des [[Byte-Reihenfolge\|höchstwertigen Bits]] an eine festgelegte Position, um die [[Zweierkomplement#Vorzeichenerweiterung\|Vorzeichenerweiterung]] zu beschleunigen. Bezüglich weitverbreiteten Architekturen hat RISC-V am meisten Ähnlichkeit mit der [[Arm-Architektur]].		Der Befehlssatz besitzt Eigenschaften, die die Rechnergeschwindigkeit erhöhen, aber trotzdem die Kosten und den Energieverbrauch senken. Dies schließt eine [[Load/Store-Architektur]] ein, sowie Bit-Muster, um die [[Multiplexer]] in einer CPU zu vereinfachen, vereinfachte Standard-basierte [[Gleitkommaoperation]]en, einen architekturneutralen Entwurf und das Setzen des [[Byte-Reihenfolge\|höchstwertigen Bits]] an eine festgelegte Position, um die [[Zweierkomplement#Vorzeichenerweiterung\|Vorzeichenerweiterung]] zu beschleunigen. Bezüglich weitverbreiteten Architekturen hat RISC-V am meisten Ähnlichkeit mit der [[Arm-Architektur]].

	== Geschichte ==		== Geschichte ==

Peter Gröbner: Änderung 256298810 von 2003:EC:971E:6800:BC49:D476:BC15:6C39 rückgängig gemacht; siehe oben: Dabei ist x0 ein besonderes Register, da es beim Lesen immer 0 enthält.

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Änderung 256298810 von 2003:EC:971E:6800:BC49:D476:BC15:6C39 rückgängig gemacht; siehe oben: Dabei ist x0 ein besonderes Register, da es beim Lesen immer 0 enthält.

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	# Subtrahiert x6 von x0, d.h. negiert x6		# Subtrahiert x6 von x0, d.h. negiert x6
	sub x5, x0, x6		sub x5, x0, x6
	# Prüft, ob x0 kleiner als x13 ist, d.h. ob x13 größer als x0 ist		# Prüft, ob x0 kleiner als x13 ist, d.h. ob x13 größer als 0 ist
	slt x2, x0, x13		slt x2, x0, x13
	# Speichert die Addition von 0 und x0 in x0; kanonisches NOP		# Speichert die Addition von 0 und x0 in x0; kanonisches NOP

2003:EC:971E:6800:BC49:D476:BC15:6C39: /* Basisarchitektur */ typo?

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Basisarchitektur: typo?

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	# Subtrahiert x6 von x0, d.h. negiert x6		# Subtrahiert x6 von x0, d.h. negiert x6
	sub x5, x0, x6		sub x5, x0, x6
	# Prüft, ob x0 kleiner als x13 ist, d.h. ob x13 größer als 0 ist		# Prüft, ob x0 kleiner als x13 ist, d.h. ob x13 größer als x0 ist
	slt x2, x0, x13		slt x2, x0, x13
	# Speichert die Addition von 0 und x0 in x0; kanonisches NOP		# Speichert die Addition von 0 und x0 in x0; kanonisches NOP

RoBri: Revert: Grund: keine Verbesserung des Artikels

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Revert: Grund: keine Verbesserung des Artikels

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	=== MIPS ===		=== MIPS ===
	RISC-V und [[MIPS-Architektur\|MIPS]] sind sich sehr ähnlich. RISC-V kann konzeptionell als von MIPS abstammend betrachtet werden, obwohl es sich dabei ursprünglich um eine von [[Stanford University\|Stanford]] und nicht [[Berkeley]] entwickelte Architektur handelt. Viele Befehle sind vergleichbar oder gar identisch, und oft ähnlich benannt: <code>jal</code>/<code>jalr</code>, <code>lbu</code>/<code>ld</code>/<code>lw</code> usw., <code>lui</code>, <code>auipc</code> in RISC-V vs. <code>addiupc</code> in MIPS. Auch weitere Konzepte der Architektur, wie ~~der~~ ~~Verzicht auf die Verwaltung~~ eines Statusregisters für Integerbefehle, wurden übernommen.		RISC-V und [[MIPS-Architektur\|MIPS]] sind sich sehr ähnlich. RISC-V kann konzeptionell als von MIPS abstammend betrachtet werden, obwohl es sich dabei ursprünglich um eine von [[Stanford University\|Stanford]] und nicht [[Berkeley]] entwickelte Architektur handelt. Viele Befehle sind vergleichbar oder gar identisch, und oft ähnlich benannt: <code>jal</code>/<code>jalr</code>, <code>lbu</code>/<code>ld</code>/<code>lw</code> usw., <code>lui</code>, <code>auipc</code> in RISC-V vs. <code>addiupc</code> in MIPS. Auch weitere Konzepte der Architektur, wie das Fehlen eines Statusregisters für Integerbefehle, wurden übernommen.

	Wie RISC-V wird auch MIPS in Forschung und Lehre eingesetzt.		Wie RISC-V wird auch MIPS in Forschung und Lehre eingesetzt.
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	RISC-V und [[Arm-Architektur\|ARM]] sind [[RISC]]-Architekturen mit diversen grundsätzlichen Gemeinsamkeiten. Beide sind Load/Store-Architekturen, Befehle haben konstante Größe, und es gibt 32 frei verwendbare Register. Auch die Art der Kompatibilität zu 32-Bit-Programmen ist ähnlich, da bei beiden der gesamte Prozessor auf 32-Bit-Ausführung umgeschaltet werden muss (im Gegensatz zur Beibehaltung der 32-Bit-Befehle im 64-Bit-Modus bei x86). Die Unterstützung von komprimierten 16-Bit-Befehlen (C) in RISC-V ist vergleichbar mit [[Thumb-Befehlssatz\|Thumb]]-Befehlen, wobei für letztere der Ausführungsmodus des Prozessors umzuschalten ist, bei RISC-V-C allerdings nicht.		RISC-V und [[Arm-Architektur\|ARM]] sind [[RISC]]-Architekturen mit diversen grundsätzlichen Gemeinsamkeiten. Beide sind Load/Store-Architekturen, Befehle haben konstante Größe, und es gibt 32 frei verwendbare Register. Auch die Art der Kompatibilität zu 32-Bit-Programmen ist ähnlich, da bei beiden der gesamte Prozessor auf 32-Bit-Ausführung umgeschaltet werden muss (im Gegensatz zur Beibehaltung der 32-Bit-Befehle im 64-Bit-Modus bei x86). Die Unterstützung von komprimierten 16-Bit-Befehlen (C) in RISC-V ist vergleichbar mit [[Thumb-Befehlssatz\|Thumb]]-Befehlen, wobei für letztere der Ausführungsmodus des Prozessors umzuschalten ist, bei RISC-V-C allerdings nicht.

	Ein wesentlicher Unterschied ist~~, dass RISC-V auf~~ ~~die~~ ~~Verwaltung~~ eines [[Statusregister]]s, welches in ARM vorhanden ist~~, verzichtet~~. Während bedingte Sprünge in ARM in der Regel das Statusregister auswerten und der Kontrollfluss abhängig von Flag-Bits im Statusregister gelenkt werden kann, basieren bedingte Sprünge in RISC-V immer auf dem Ad-Hoc-Vergleich zweier normaler Register. Bedingt ausgeführte Befehle, die in ARM auf das Statusregister zugreifen können, gibt es in RISC-V nicht.<ref group="Anmerkung">Eine Befehlssatzerweiterung mit bedingten Befehlen ist aktuell in Arbeit, wird allerdings keine Statusregister verwenden.</ref>		Ein wesentlicher Unterschied ist das Fehlen eines [[Statusregister]]s in RISC-V, welches in ARM vorhanden ist. Während bedingte Sprünge in ARM in der Regel das Statusregister auswerten und der Kontrollfluss abhängig von Flag-Bits im Statusregister gelenkt werden kann, basieren bedingte Sprünge in RISC-V immer auf dem Ad-Hoc-Vergleich zweier normaler Register. Bedingt ausgeführte Befehle, die in ARM auf das Statusregister zugreifen können, gibt es in RISC-V nicht.<ref group="Anmerkung">Eine Befehlssatzerweiterung mit bedingten Befehlen ist aktuell in Arbeit, wird allerdings keine Statusregister verwenden.</ref>

	== Auszeichnungen ==		== Auszeichnungen ==

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ARM: Würde es fehlen, wäre es hinzugefügt worden ...

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	RISC-V und [[Arm-Architektur\|ARM]] sind [[RISC]]-Architekturen mit diversen grundsätzlichen Gemeinsamkeiten. Beide sind Load/Store-Architekturen, Befehle haben konstante Größe, und es gibt 32 frei verwendbare Register. Auch die Art der Kompatibilität zu 32-Bit-Programmen ist ähnlich, da bei beiden der gesamte Prozessor auf 32-Bit-Ausführung umgeschaltet werden muss (im Gegensatz zur Beibehaltung der 32-Bit-Befehle im 64-Bit-Modus bei x86). Die Unterstützung von komprimierten 16-Bit-Befehlen (C) in RISC-V ist vergleichbar mit [[Thumb-Befehlssatz\|Thumb]]-Befehlen, wobei für letztere der Ausführungsmodus des Prozessors umzuschalten ist, bei RISC-V-C allerdings nicht.		RISC-V und [[Arm-Architektur\|ARM]] sind [[RISC]]-Architekturen mit diversen grundsätzlichen Gemeinsamkeiten. Beide sind Load/Store-Architekturen, Befehle haben konstante Größe, und es gibt 32 frei verwendbare Register. Auch die Art der Kompatibilität zu 32-Bit-Programmen ist ähnlich, da bei beiden der gesamte Prozessor auf 32-Bit-Ausführung umgeschaltet werden muss (im Gegensatz zur Beibehaltung der 32-Bit-Befehle im 64-Bit-Modus bei x86). Die Unterstützung von komprimierten 16-Bit-Befehlen (C) in RISC-V ist vergleichbar mit [[Thumb-Befehlssatz\|Thumb]]-Befehlen, wobei für letztere der Ausführungsmodus des Prozessors umzuschalten ist, bei RISC-V-C allerdings nicht.

	Ein wesentlicher Unterschied ist ~~das~~ ~~Fehlen~~ eines [[Statusregister]]s ~~in RISC-V~~, welches in ARM vorhanden ist. Während bedingte Sprünge in ARM in der Regel das Statusregister auswerten und der Kontrollfluss abhängig von Flag-Bits im Statusregister gelenkt werden kann, basieren bedingte Sprünge in RISC-V immer auf dem Ad-Hoc-Vergleich zweier normaler Register. Bedingt ausgeführte Befehle, die in ARM auf das Statusregister zugreifen können, gibt es in RISC-V nicht.<ref group="Anmerkung">Eine Befehlssatzerweiterung mit bedingten Befehlen ist aktuell in Arbeit, wird allerdings keine Statusregister verwenden.</ref>		Ein wesentlicher Unterschied ist, dass RISC-V auf die Verwaltung eines [[Statusregister]]s, welches in ARM vorhanden ist, verzichtet. Während bedingte Sprünge in ARM in der Regel das Statusregister auswerten und der Kontrollfluss abhängig von Flag-Bits im Statusregister gelenkt werden kann, basieren bedingte Sprünge in RISC-V immer auf dem Ad-Hoc-Vergleich zweier normaler Register. Bedingt ausgeführte Befehle, die in ARM auf das Statusregister zugreifen können, gibt es in RISC-V nicht.<ref group="Anmerkung">Eine Befehlssatzerweiterung mit bedingten Befehlen ist aktuell in Arbeit, wird allerdings keine Statusregister verwenden.</ref>

	== Auszeichnungen ==		== Auszeichnungen ==

95.222.82.97: /* MIPS */ Würde es fehlen, wäre es hinzugefügt worden ...

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MIPS: Würde es fehlen, wäre es hinzugefügt worden ...

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	=== MIPS ===		=== MIPS ===
	RISC-V und [[MIPS-Architektur\|MIPS]] sind sich sehr ähnlich. RISC-V kann konzeptionell als von MIPS abstammend betrachtet werden, obwohl es sich dabei ursprünglich um eine von [[Stanford University\|Stanford]] und nicht [[Berkeley]] entwickelte Architektur handelt. Viele Befehle sind vergleichbar oder gar identisch, und oft ähnlich benannt: <code>jal</code>/<code>jalr</code>, <code>lbu</code>/<code>ld</code>/<code>lw</code> usw., <code>lui</code>, <code>auipc</code> in RISC-V vs. <code>addiupc</code> in MIPS. Auch weitere Konzepte der Architektur, wie ~~das~~ ~~Fehlen~~ eines Statusregisters für Integerbefehle, wurden übernommen.		RISC-V und [[MIPS-Architektur\|MIPS]] sind sich sehr ähnlich. RISC-V kann konzeptionell als von MIPS abstammend betrachtet werden, obwohl es sich dabei ursprünglich um eine von [[Stanford University\|Stanford]] und nicht [[Berkeley]] entwickelte Architektur handelt. Viele Befehle sind vergleichbar oder gar identisch, und oft ähnlich benannt: <code>jal</code>/<code>jalr</code>, <code>lbu</code>/<code>ld</code>/<code>lw</code> usw., <code>lui</code>, <code>auipc</code> in RISC-V vs. <code>addiupc</code> in MIPS. Auch weitere Konzepte der Architektur, wie der Verzicht auf die Verwaltung eines Statusregisters für Integerbefehle, wurden übernommen.

	Wie RISC-V wird auch MIPS in Forschung und Lehre eingesetzt.		Wie RISC-V wird auch MIPS in Forschung und Lehre eingesetzt.

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	RISC-V und [[Arm-Architektur\|ARM]] sind [[RISC]]-Architekturen mit diversen grundsätzlichen Gemeinsamkeiten. Beide sind Load/Store-Architekturen, Befehle haben konstante Größe, und es gibt 32 frei verwendbare Register. Auch die Art der Kompatibilität zu 32-Bit-Programmen ist ähnlich, da bei beiden der gesamte Prozessor auf 32-Bit-Ausführung umgeschaltet werden muss (im Gegensatz zur Beibehaltung der 32-Bit-Befehle im 64-Bit-Modus bei x86). Die Unterstützung von komprimierten 16-Bit-Befehlen (C) in RISC-V ist vergleichbar mit [[Thumb-Befehlssatz\|Thumb]]-Befehlen, wobei für letztere der Ausführungsmodus des Prozessors umzuschalten ist, bei RISC-V-C allerdings nicht.		RISC-V und [[Arm-Architektur\|ARM]] sind [[RISC]]-Architekturen mit diversen grundsätzlichen Gemeinsamkeiten. Beide sind Load/Store-Architekturen, Befehle haben konstante Größe, und es gibt 32 frei verwendbare Register. Auch die Art der Kompatibilität zu 32-Bit-Programmen ist ähnlich, da bei beiden der gesamte Prozessor auf 32-Bit-Ausführung umgeschaltet werden muss (im Gegensatz zur Beibehaltung der 32-Bit-Befehle im 64-Bit-Modus bei x86). Die Unterstützung von komprimierten 16-Bit-Befehlen (C) in RISC-V ist vergleichbar mit [[Thumb-Befehlssatz\|Thumb]]-Befehlen, wobei für letztere der Ausführungsmodus des Prozessors umzuschalten ist, bei RISC-V-C allerdings nicht.

	Ein wesentlicher Unterschied ist das Fehlen eines [[Statusregister]]s in RISC-V, welches in ARM vorhanden ist. Während bedingte Sprünge in ARM in der Regel das Statusregister auswerten und der Kontrollfluss abhängig von Flag-Bits im ~~Statutsregister~~ gelenkt werden kann, basieren bedingte Sprünge in RISC-V immer auf dem Ad-Hoc-Vergleich zweier normaler Register. Bedingt ausgeführte Befehle, die in ARM auf das Statusregister zugreifen können, gibt es in RISC-V nicht.<ref group="Anmerkung">Eine Befehlssatzerweiterung mit bedingten Befehlen ist aktuell in Arbeit, wird allerdings keine Statusregister verwenden.</ref>		Ein wesentlicher Unterschied ist das Fehlen eines [[Statusregister]]s in RISC-V, welches in ARM vorhanden ist. Während bedingte Sprünge in ARM in der Regel das Statusregister auswerten und der Kontrollfluss abhängig von Flag-Bits im Statusregister gelenkt werden kann, basieren bedingte Sprünge in RISC-V immer auf dem Ad-Hoc-Vergleich zweier normaler Register. Bedingt ausgeführte Befehle, die in ARM auf das Statusregister zugreifen können, gibt es in RISC-V nicht.<ref group="Anmerkung">Eine Befehlssatzerweiterung mit bedingten Befehlen ist aktuell in Arbeit, wird allerdings keine Statusregister verwenden.</ref>

	== Auszeichnungen ==		== Auszeichnungen ==

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	== Vergleich mit anderen Architekturen ==		== Vergleich mit anderen Architekturen ==
	Wie andere Architekturen der letzten Jahrzehnte unterstützt RISC-V 32-Bit-Systeme (so wie beispielsweise [[IA-32]], [[Arm-Architektur\|ARM]], [[MIPS-Architektur\|MIPS]], [[SPARC-Architektur\|SPARC]]) als auch 64-Bit-Systeme (so wie beispielsweise [[x64]], ARM, [[Alpha-Architektur\|Alpha]]).		Wie andere Architekturen der letzten Jahrzehnte unterstützt RISC-V sowohl 32-Bit-Systeme (so wie beispielsweise [[IA-32]], [[Arm-Architektur\|ARM]], [[MIPS-Architektur\|MIPS]], [[SPARC-Architektur\|SPARC]]) als auch 64-Bit-Systeme (so wie beispielsweise [[x64]], ARM, [[Alpha-Architektur\|Alpha]]).

	Nur wenige Architekturen sind so ~~wie RISC-V~~ lizenzfrei und~~/oder~~ offen, und noch weniger Architekturen waren dies bereits zum Zeitpunkt der Veröffentlichung von RISC-V. ~~Dazu~~ ~~gehören~~ beispielsweise MIPS, [[Power-Architektur\|Power]] (siehe [[Power Architecture Platform Reference\|PAPR]]) und [[OpenRISC]]. Zumindest bei Power wird die Offenlegung auch als Reaktion auf den Erfolg von RISC-V gesehen.<ref name="heiseonline_4662751">{{Heise online \|ID=4662751 \|Titel=Prozessor-ISA Power: OpenPower Foundation stellt offenes Lizenzmodell vor \|Autor=Mark Mantel \|Abruf=2020-02-18 \|Datum=2020-02-17 \|Zitat=Chiphersteller können künftig Power-Prozessoren entwickeln und verkaufen, ohne Lizenzabgaben an die OpenPower Foundation zahlen zu müssen.}}</ref>		Nur wenige Architekturen sind so lizenzfrei und offen wie RISC-V, und noch weniger Architekturen waren dies bereits zum Zeitpunkt der Veröffentlichung von RISC-V. Vergleichbare Systeme sind beispielsweise MIPS, [[Power-Architektur\|Power]] (siehe [[Power Architecture Platform Reference\|PAPR]]) und [[OpenRISC]]. Zumindest bei Power wird die Offenlegung auch als Reaktion auf den Erfolg von RISC-V gesehen.<ref name="heiseonline_4662751">{{Heise online \|ID=4662751 \|Titel=Prozessor-ISA Power: OpenPower Foundation stellt offenes Lizenzmodell vor \|Autor=Mark Mantel \|Abruf=2020-02-18 \|Datum=2020-02-17 \|Zitat=Chiphersteller können künftig Power-Prozessoren entwickeln und verkaufen, ohne Lizenzabgaben an die OpenPower Foundation zahlen zu müssen.}}</ref>

	=== x86 ===		=== x86 ===
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	Vektorbefehlssätze ([[Single Instruction Multiple Data\|SIMD]]) in x86 nutzen immer konstante Registergrößen ([[Multi Media Extension\|MMX]]/[[Streaming SIMD Extensions\|SSE]]: 128 Bit, [[Advanced Vector Extensions\|AVX]]: 256 bis 512 Bit). RISC-V hat flexible Registergrößen in der Vektorerweiterung (V), diese sind also in der Architektur nicht spezifiziert und werden von jeder Implementierung individuell entschieden.		Vektorbefehlssätze ([[Single Instruction Multiple Data\|SIMD]]) in x86 nutzen immer konstante Registergrößen ([[Multi Media Extension\|MMX]]/[[Streaming SIMD Extensions\|SSE]]: 128 Bit, [[Advanced Vector Extensions\|AVX]]: 256 bis 512 Bit). RISC-V hat flexible Registergrößen in der Vektorerweiterung (V), diese sind also in der Architektur nicht spezifiziert und werden von jeder Implementierung individuell entschieden.

	In ~~Fragen~~ ~~der~~ ~~Systemarchitektur~~ enthält ~~x86~~ viele Inkonsistenzen und ungenutzte Funktionen (z. B. [[Seitentabelle]]nformate, ungenutzte Ringe, Segmentregister), die teilweise durch wenig vorausschauende Designentscheidungen entstanden und aufgrund von Abwärtskompatibilität beibehalten werden müssen. Dies ist in RISC-V oft nicht der Fall, welches beispielsweise nur die notwendigen [[Privilegienstufe]]n enthält und ein einheitliches Seitentabellenformat für alle Ebenen und Arten der virtuellen Speicherverwaltung einsetzt.		Die Systemarchitektur von x86 enthält viele Inkonsistenzen und ungenutzte Funktionen (z. B. [[Seitentabelle]]nformate, ungenutzte Ringe, Segmentregister), die teilweise durch wenig vorausschauende Designentscheidungen entstanden und aufgrund von Abwärtskompatibilität beibehalten werden müssen. Dies ist in RISC-V oft nicht der Fall, welches beispielsweise nur die notwendigen [[Privilegienstufe]]n enthält und ein einheitliches Seitentabellenformat für alle Ebenen und Arten der virtuellen Speicherverwaltung einsetzt.

	=== MIPS ===		=== MIPS ===
	RISC-V und [[MIPS-Architektur\|MIPS]] sind sich sehr ähnlich. RISC-V kann konzeptionell als von MIPS abstammend betrachtet werden, obwohl es sich dabei ursprünglich um eine von [[Stanford University\|Stanford]] und nicht [[Berkeley]] entwickelte Architektur handelt. Viele Befehle sind vergleichbar ~~bzw.~~ identisch und oft ähnlich benannt: <code>jal</code>/<code>jalr</code>, <code>lbu</code>/<code>ld</code>/<code>lw</code> usw., <code>lui</code>, <code>auipc</code> in RISC-V vs. <code>addiupc</code> in MIPS. Auch weitere Konzepte der Architektur, wie das Fehlen eines Statusregisters für Integerbefehle, wurden übernommen.		RISC-V und [[MIPS-Architektur\|MIPS]] sind sich sehr ähnlich. RISC-V kann konzeptionell als von MIPS abstammend betrachtet werden, obwohl es sich dabei ursprünglich um eine von [[Stanford University\|Stanford]] und nicht [[Berkeley]] entwickelte Architektur handelt. Viele Befehle sind vergleichbar oder gar identisch, und oft ähnlich benannt: <code>jal</code>/<code>jalr</code>, <code>lbu</code>/<code>ld</code>/<code>lw</code> usw., <code>lui</code>, <code>auipc</code> in RISC-V vs. <code>addiupc</code> in MIPS. Auch weitere Konzepte der Architektur, wie das Fehlen eines Statusregisters für Integerbefehle, wurden übernommen.

	~~Genauso~~ ~~wie MIPS~~ wird auch ~~RISC-V~~ in Forschung und Lehre ~~vermehrt~~ eingesetzt.		Wie RISC-V wird auch MIPS in Forschung und Lehre eingesetzt.

	=== ARM ===		=== ARM ===
	RISC-V und [[Arm-Architektur\|ARM]] sind ~~beide~~ [[RISC]]-Architekturen, ~~was sich in~~ diversen grundsätzlichen Gemeinsamkeiten ~~widerspiegelt~~. So ~~handelt es sich bei beiden Architekturen um eine~~ Load/Store-~~Architektur~~, Befehle haben konstante Größe, und es gibt 32 frei verwendbare Register. Auch die Art der Kompatibilität zu 32-Bit-Programmen ist ähnlich, da bei beiden der gesamte Prozessor auf 32-Bit-Ausführung ~~umgeschalten~~ werden muss (~~anstelle~~ ~~der~~ Beibehaltung der 32-Bit-Befehle im 64-Bit-Modus ~~wie~~ bei x86). Die Unterstützung von komprimierten 16-Bit-Befehlen (C) in RISC-V ist vergleichbar mit [[Thumb-Befehlssatz\|Thumb]]-Befehlen, wobei für letztere der Ausführungsmodus des Prozessors umzuschalten ist, bei RISC-V-C allerdings nicht.		RISC-V und [[Arm-Architektur\|ARM]] sind [[RISC]]-Architekturen mit diversen grundsätzlichen Gemeinsamkeiten. Beide sind Load/Store-Architekturen, Befehle haben konstante Größe, und es gibt 32 frei verwendbare Register. Auch die Art der Kompatibilität zu 32-Bit-Programmen ist ähnlich, da bei beiden der gesamte Prozessor auf 32-Bit-Ausführung umgeschaltet werden muss (im Gegensatz zur Beibehaltung der 32-Bit-Befehle im 64-Bit-Modus bei x86). Die Unterstützung von komprimierten 16-Bit-Befehlen (C) in RISC-V ist vergleichbar mit [[Thumb-Befehlssatz\|Thumb]]-Befehlen, wobei für letztere der Ausführungsmodus des Prozessors umzuschalten ist, bei RISC-V-C allerdings nicht.

	Ein wesentlicher Unterschied ist das Fehlen eines [[Statusregister]]s in RISC-V, welches in ARM vorhanden ist. Während bedingte Sprünge in ARM in der Regel das Statusregister auswerten und der Kontrollfluss ~~somit~~ abhängig von ~~den~~ ~~diversen~~ ~~Flags~~ ~~ist~~, basieren bedingte Sprünge in RISC-V immer auf dem Ad-Hoc-Vergleich zweier normaler Register. Bedingt ausgeführte Befehle, die in ARM auf das Statusregister zugreifen können, gibt es in RISC-V nicht.<ref group="Anmerkung">Eine Befehlssatzerweiterung mit bedingten Befehlen ist aktuell in Arbeit, wird allerdings keine Statusregister verwenden.</ref>		Ein wesentlicher Unterschied ist das Fehlen eines [[Statusregister]]s in RISC-V, welches in ARM vorhanden ist. Während bedingte Sprünge in ARM in der Regel das Statusregister auswerten und der Kontrollfluss abhängig von Flag-Bits im Statutsregister gelenkt werden kann, basieren bedingte Sprünge in RISC-V immer auf dem Ad-Hoc-Vergleich zweier normaler Register. Bedingt ausgeführte Befehle, die in ARM auf das Statusregister zugreifen können, gibt es in RISC-V nicht.<ref group="Anmerkung">Eine Befehlssatzerweiterung mit bedingten Befehlen ist aktuell in Arbeit, wird allerdings keine Statusregister verwenden.</ref>

	== Auszeichnungen ==		== Auszeichnungen ==

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	[[Datei:RISC-V-logo.svg\|mini\|Logo]]		[[Datei:RISC-V-logo.svg\|mini\|Logo]]
	[[Datei:Yunsup Lee holding RISC V prototype chip.jpg\|mini\|Prototyp eines RISC-V Mikroprozessors aus dem Jahr 2013]]		[[Datei:Yunsup Lee holding RISC V prototype chip.jpg\|mini\|Prototyp eines RISC-V Mikroprozessors aus dem Jahr 2013]]
	'''RISC-V''', offizielle Aussprache in Englisch: „{{lang\|en\|risc-five}}“<ref>{{Literatur \|Titel=RISC-V ISA - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/risc-v-isa/ \|Abruf=2018-02-03}}</ref> [{{IPA\|rɪsk faɪv}}], ist eine [[Befehlssatzarchitektur]] ({{enS\|instruction set architecture}}, ISA) zur Konstruktion von Computer-Prozessoren, die sich auf das Designprinzip des [[Reduced Instruction Set Computer]]s (RISC) stützt. Es ist ein [[offener Standard]], welcher der freien [[BSD-Lizenz]] unterliegt. Das bedeutet, dass RISC-V nicht patentiert ist und frei verwendet werden darf. Somit ist es jedem erlaubt, RISC-V Mikroprozessoren zu entwerfen, herzustellen, weiterzuentwickeln und zu verkaufen, auch als [[Open-Source-Hardware]].<ref>{{Literatur \|Titel=FAQ - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/about/faq/ \|Abruf=2023-12-22}}</ref> Zahlreiche Unternehmen bieten RISC-V-Hardware an.		'''RISC-V''', offizielle Aussprache in Englisch: „{{lang\|en\|risc-five}}“<ref>{{Literatur \|Titel=RISC-V ISA - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/risc-v-isa/ \|Abruf=2018-02-03}}</ref> [{{IPA\|rɪsk faɪv}}], ist eine [[Befehlssatzarchitektur]] ({{enS\|instruction set architecture}}, ISA) zur Konstruktion von Computer-Prozessoren, die sich auf das Designprinzip des [[Reduced Instruction Set Computer]]s (RISC) stützt. Es ist ein [[offener Standard]], welcher der freien [[BSD-Lizenz]] unterliegt. Das bedeutet, dass RISC-V nicht patentiert ist und frei verwendet werden darf. Somit ist es jedem erlaubt, RISC-V Mikroprozessoren zu entwerfen, herzustellen, weiterzuentwickeln und zu verkaufen, auch als [[Open-Source-Hardware]].<ref>{{Literatur \|Titel=FAQ - RISC-V Foundation \|Sammelwerk=RISC-V Foundation \|Datum= \|Sprache=en-US \|Online=https://riscv.org/about/faq/ \|Abruf=2023-12-22}}</ref> Zahlreiche Unternehmen bieten RISC-V-Hardware an. Insbesondere bei [[Mikrocontroller\|Mikrocontrollern]] hat sich RISC-V etabliert, beispielsweise bei manchen [[ESP32]]-Modellen, der [[WCH CH32\|CH32]]-Reihe oder dem [[Raspberry Pi Pico 2]].

	Der Befehlssatz besitzt Eigenschaften, die die Rechnergeschwindigkeit erhöhen, aber trotzdem die Kosten und den Energieverbrauch senken. Dies schließt eine [[Load/Store-Architektur]] ein, sowie Bit-Muster, um die [[Multiplexer]] in einer CPU zu vereinfachen, vereinfachte Standard-basierte [[Gleitkommazahl]]en, einen architekturneutralen Entwurf und das Setzen des [[Byte-Reihenfolge\|höchstwertigen Bits]] an eine festgelegte Position, um die [[Zweierkomplement#Vorzeichenerweiterung\|Vorzeichenerweiterung]] zu beschleunigen. Bezüglich weitverbreiteten Architekturen hat RISC-V am meisten Ähnlichkeit mit der [[Arm-Architektur]].		Der Befehlssatz besitzt Eigenschaften, die die Rechnergeschwindigkeit erhöhen, aber trotzdem die Kosten und den Energieverbrauch senken. Dies schließt eine [[Load/Store-Architektur]] ein, sowie Bit-Muster, um die [[Multiplexer]] in einer CPU zu vereinfachen, vereinfachte Standard-basierte [[Gleitkommazahl]]en, einen architekturneutralen Entwurf und das Setzen des [[Byte-Reihenfolge\|höchstwertigen Bits]] an eine festgelegte Position, um die [[Zweierkomplement#Vorzeichenerweiterung\|Vorzeichenerweiterung]] zu beschleunigen. Bezüglich weitverbreiteten Architekturen hat RISC-V am meisten Ähnlichkeit mit der [[Arm-Architektur]].