Gate-Array - Versionsgeschichte

Verifizierer: Die letzte Textänderung von Neomukst wurde verworfen und die Version 250338974 von Raphael511 wiederhergestellt. Das waren Anführungsstriche, daher da genau richtig.

2024-12-03T17:26:43Z

Die letzte Textänderung von Neomukst wurde verworfen und die Version 250338974 von Raphael511 wiederhergestellt. Das waren Anführungsstriche, daher da genau richtig.

← Nächstältere Version		Version vom 3. Dezember 2024, 19:26 Uhr
Zeile 3:		Zeile 3:
	[[Datei:ZX81 ULA.jpg\|mini\|Gate-Array ULA aus einem [[Sinclair ZX81]]]]		[[Datei:ZX81 ULA.jpg\|mini\|Gate-Array ULA aus einem [[Sinclair ZX81]]]]

	'''Gate-Arrays''' (engl., dt. etwa (Logik-)Gatterfeld“) sind [[anwendungsspezifische integrierte Schaltung]]en (ASIC) bestehend aus vorkonfektionierten Logikschaltungen, die bei der Endfertigung kundenspezifisch verknüpft werden.<ref>''Kap.9 Lexikon der ASIC.'' In: A. Auer: ''Programmierbare Logik-IC, Eigenschaften, Anwendung, Programmierung.'' Hüthig Buch Verlag, Heidelberg 1990, S. 191.</ref>		'''Gate-Arrays''' (engl., dt. etwa „(Logik-)Gatterfeld“) sind [[anwendungsspezifische integrierte Schaltung]]en (ASIC) bestehend aus vorkonfektionierten Logikschaltungen, die bei der Endfertigung kundenspezifisch verknüpft werden.<ref>''Kap.9 Lexikon der ASIC.'' In: A. Auer: ''Programmierbare Logik-IC, Eigenschaften, Anwendung, Programmierung.'' Hüthig Buch Verlag, Heidelberg 1990, S. 191.</ref>
	Diese werden alternativ auch als '''{{lang\|en\|Master Slice Array}}''', '''{{lang\|en\|Logic Array}}''', '''{{lang\|en\|Universal Logic Array}}''' oder '''{{lang\|en\|Uncommitted Logic Array}}''' (ULA) bezeichnet, siehe [[#Alternative Bezeichnungen und ähnliche Technologien\|Artikel]].		Diese werden alternativ auch als '''{{lang\|en\|Master Slice Array}}''', '''{{lang\|en\|Logic Array}}''', '''{{lang\|en\|Universal Logic Array}}''' oder '''{{lang\|en\|Uncommitted Logic Array}}''' (ULA) bezeichnet, siehe [[#Alternative Bezeichnungen und ähnliche Technologien\|Artikel]].

Nepomukst: 2 Kommas hintereinander

2024-12-01T10:35:18Z

2 Kommas hintereinander

← Nächstältere Version		Version vom 1. Dezember 2024, 12:35 Uhr
Zeile 3:		Zeile 3:
	[[Datei:ZX81 ULA.jpg\|mini\|Gate-Array ULA aus einem [[Sinclair ZX81]]]]		[[Datei:ZX81 ULA.jpg\|mini\|Gate-Array ULA aus einem [[Sinclair ZX81]]]]

	'''Gate-Arrays''' (engl., dt. etwa „(Logik-)Gatterfeld“) sind [[anwendungsspezifische integrierte Schaltung]]en (ASIC) bestehend aus vorkonfektionierten Logikschaltungen, die bei der Endfertigung kundenspezifisch verknüpft werden.<ref>''Kap.9 Lexikon der ASIC.'' In: A. Auer: ''Programmierbare Logik-IC, Eigenschaften, Anwendung, Programmierung.'' Hüthig Buch Verlag, Heidelberg 1990, S. 191.</ref>		'''Gate-Arrays''' (engl., dt. etwa (Logik-)Gatterfeld“) sind [[anwendungsspezifische integrierte Schaltung]]en (ASIC) bestehend aus vorkonfektionierten Logikschaltungen, die bei der Endfertigung kundenspezifisch verknüpft werden.<ref>''Kap.9 Lexikon der ASIC.'' In: A. Auer: ''Programmierbare Logik-IC, Eigenschaften, Anwendung, Programmierung.'' Hüthig Buch Verlag, Heidelberg 1990, S. 191.</ref>
	Diese werden alternativ auch als '''{{lang\|en\|Master Slice Array}}''', '''{{lang\|en\|Logic Array}}''', '''{{lang\|en\|Universal Logic Array}}''' oder '''{{lang\|en\|Uncommitted Logic Array}}''' (ULA) bezeichnet, siehe [[#Alternative Bezeichnungen und ähnliche Technologien\|Artikel]].		Diese werden alternativ auch als '''{{lang\|en\|Master Slice Array}}''', '''{{lang\|en\|Logic Array}}''', '''{{lang\|en\|Universal Logic Array}}''' oder '''{{lang\|en\|Uncommitted Logic Array}}''' (ULA) bezeichnet, siehe [[#Alternative Bezeichnungen und ähnliche Technologien\|Artikel]].

Raphael511: Ich habe ein paar Rechtschreibfehler und grammatikalische fehler verbessert, einige fehlende Satzzeichen hinzugefügt und ein paar Sätze umstrukturiert.

2024-11-14T15:59:48Z

Ich habe ein paar Rechtschreibfehler und grammatikalische fehler verbessert, einige fehlende Satzzeichen hinzugefügt und ein paar Sätze umstrukturiert.

Xenein: /* growthexperiments-addlink-summary-summary:3|0|0 */

2024-11-02T01:29:22Z

Linkvorschlag-Funktion: 3 Links hinzugefügt.

← Nächstältere Version		Version vom 2. November 2024, 03:29 Uhr
Zeile 18:		Zeile 18:
	== Herstellung ==		== Herstellung ==
	Die Herstellung eines Gate-Array-Schaltkreises erfolgte unter anderem in Form eines typischen CMOS-Prozess der 1970er bzw. 1980er Jahre, das heißt in der Regel in eine Aluminium- oder Polysilizium-Gate-Technologie mit einer Gatelänge von 1 µm bzw. 3 µm und maximal 2 Aluminium-Verdrahtungsebenen.		Die Herstellung eines Gate-Array-Schaltkreises erfolgte unter anderem in Form eines typischen CMOS-Prozess der 1970er bzw. 1980er Jahre, das heißt in der Regel in eine Aluminium- oder Polysilizium-Gate-Technologie mit einer Gatelänge von 1 µm bzw. 3 µm und maximal 2 Aluminium-Verdrahtungsebenen.
	Der Großteil des Fertigungsprozesses erfolgt durch den Hersteller vollkommen unabhängig von einem späteren Kunden. Dies umfasst das gesamte ''Front-end of line'', also die Fertigung aller Transistoren, Widerstände, Kondensatoren und Dioden sowie der ersten Isolationsschicht und aller Kontaktlöcher über die gesamte Struktur. Anschließend können die Wafer mit den „unfertigen“ Schaltkreisen gelagert werden bis ein entsprechender Kundenauftrag bearbeitet wird.<ref name="York1988">{{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}</ref>		Der Großteil des Fertigungsprozesses erfolgt durch den Hersteller vollkommen unabhängig von einem späteren Kunden. Dies umfasst das gesamte ''Front-end of line'', also die Fertigung aller Transistoren, Widerstände, Kondensatoren und Dioden sowie der ersten Isolationsschicht und aller Kontaktlöcher über die gesamte Struktur. Anschließend können die [[Wafer]] mit den „unfertigen“ Schaltkreisen gelagert werden bis ein entsprechender Kundenauftrag bearbeitet wird.<ref name="York1988">{{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}</ref>

	Der kundenspezifische Teil umfasst das Aufbringen einer durchgehenden Aluminiumschicht (Aluminium-Verdrahtungstechnik), anschließender fotolithografischer Strukturierung und Ätzung der Metallschicht zur Fertigung der Leiterbahnen. Die dazu notwendige Fotomaske ist produktabhängig und wird auf Kundenwunsch gefertigt. Die entstehenden Leiterbahnen sind dabei so gelegt, dass ausschließlich die für die gewünschte Schaltung benötigten Basiszellen bzw. Bauelemente über die entsprechenden Kontaktlöcher angeschlossen und verbunden werden. Bei der einfachsten Form der Gate-Array-Technik umfasst dieser kundenspezifische Teil nur eine Verdrahtungsebene, daher nur eine fotolithografisch strukturierte Ebene. Mit verbesserten Fertigungstechniken waren aber bereits Anfang der 1980er Jahre aber auch komplexere Verdrahtungen mit zwei oder mehr Verdrahtungsebenen und der dazwischenliegenden Via-Ebene möglich, aber deutlich teurer. In der Folge wurden so auch „Sea-of-Gates“-Schaltkreise mit höherer Transistordichte möglich.<ref name="York1988" />		Der kundenspezifische Teil umfasst das Aufbringen einer durchgehenden Aluminiumschicht (Aluminium-Verdrahtungstechnik), anschließender fotolithografischer Strukturierung und Ätzung der Metallschicht zur Fertigung der Leiterbahnen. Die dazu notwendige [[Fotomaske]] ist produktabhängig und wird auf Kundenwunsch gefertigt. Die entstehenden Leiterbahnen sind dabei so gelegt, dass ausschließlich die für die gewünschte Schaltung benötigten Basiszellen bzw. Bauelemente über die entsprechenden Kontaktlöcher angeschlossen und verbunden werden. Bei der einfachsten Form der Gate-Array-Technik umfasst dieser kundenspezifische Teil nur eine Verdrahtungsebene, daher nur eine fotolithografisch strukturierte Ebene. Mit verbesserten Fertigungstechniken waren aber bereits Anfang der 1980er Jahre aber auch komplexere Verdrahtungen mit zwei oder mehr Verdrahtungsebenen und der dazwischenliegenden Via-Ebene möglich, aber deutlich teurer. In der Folge wurden so auch „Sea-of-Gates“-Schaltkreise mit höherer Transistordichte möglich.<ref name="York1988" />
	Anschließend erfolgt das Vereinzeln, [[Bonden]] und Gehäusen des Schaltkreises.		Anschließend erfolgt das Vereinzeln, [[Bonden]] und Gehäusen des Schaltkreises.
	<!-- Typen -->		<!-- Typen -->
Zeile 29:		Zeile 29:

	== Aufbau eines ULA ==		== Aufbau eines ULA ==
	Das ULA ({{lang\|en\|uncommitted logic array}} oder auch {{lang\|en\|universal logic array}}<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, ''ULA'', S. 169 (ULA "Universal Logic Array", {{Google Buch \|BuchID=7MTnBQAAQBAJ \|Seite=169}}).</ref>) enthält eine Rasterstruktur von mehreren Eingängen und zusätzlich deren Negationen. Die enthaltenen UND-Gatter sind vom Hersteller bereits fest mit jeweils mindestens zwei Eingängen oder deren Negationen verbunden (maskenprogrammiert). Jedes UND-Gatter hat aber einen noch nicht belegten Eingang. Dieser Eingang kann vom Anwender bei der Programmierung entweder auf eine logische Null (Masse) oder eine logische Eins (Betriebsspannung) intern im IC verkettet werden. Die auf Masse gelegten UND-Glieder sind somit inaktiv, die auf Betriebsspannung (H) gelegten aktiv geschaltet. Das an den Ausgängen der UND-Gatter folgende ODER-Gatter ist herstellerseitig bereits fest verkettet/verbunden(maskenprogrammiert). Die aktiv geschalteten UND-Gatter werden in ihrer Gesamtheit als ''Einsstellenmenge'' bezeichnet, die inaktiv geschalteten als ''Nullstellenmenge''<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, S. 169–170 (logischer Aufbau des ULA "Universal Logic Array", {{Google Buch \|BuchID=7MTnBQAAQBAJ \|Seite=169}}).</ref>.		Das ULA ({{lang\|en\|uncommitted logic array}} oder auch {{lang\|en\|universal logic array}}<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, ''ULA'', S. 169 (ULA "Universal Logic Array", {{Google Buch \|BuchID=7MTnBQAAQBAJ \|Seite=169}}).</ref>) enthält eine Rasterstruktur von mehreren Eingängen und zusätzlich deren Negationen. Die enthaltenen UND-Gatter sind vom Hersteller bereits fest mit jeweils mindestens zwei Eingängen oder deren Negationen verbunden (maskenprogrammiert). Jedes UND-Gatter hat aber einen noch nicht belegten Eingang. Dieser Eingang kann vom Anwender bei der Programmierung entweder auf eine logische Null (Masse) oder eine logische Eins (Betriebsspannung) intern im IC verkettet werden. Die auf Masse gelegten UND-Glieder sind somit inaktiv, die auf Betriebsspannung (H) gelegten aktiv geschaltet. Das an den Ausgängen der UND-Gatter folgende [[Oder-Gatter\|ODER-Gatter]] ist herstellerseitig bereits fest verkettet/verbunden(maskenprogrammiert). Die aktiv geschalteten UND-Gatter werden in ihrer Gesamtheit als ''Einsstellenmenge'' bezeichnet, die inaktiv geschalteten als ''Nullstellenmenge''<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, S. 169–170 (logischer Aufbau des ULA "Universal Logic Array", {{Google Buch \|BuchID=7MTnBQAAQBAJ \|Seite=169}}).</ref>.

	Beim ULA lassen sich also nur die internen UND-Glieder aktiv oder passiv schalten. Ihre logische Zuweisung zu den Eingängen ist bereits vorgegeben. Das Oder-Glied ist beim ULA nicht beeinflussbar. Der Ausgang des ODER-Gliedes ist der Ausgang des ULA.		Beim ULA lassen sich also nur die internen UND-Glieder aktiv oder passiv schalten. Ihre logische Zuweisung zu den Eingängen ist bereits vorgegeben. Das Oder-Glied ist beim ULA nicht beeinflussbar. Der Ausgang des ODER-Gliedes ist der Ausgang des ULA.

Horst Gräbner: keine Verbesserung; zudem fehlt das Komma

2023-11-28T15:14:02Z

keine Verbesserung; zudem fehlt das Komma

← Nächstältere Version		Version vom 28. November 2023, 17:14 Uhr
Zeile 12:		Zeile 12:
	Sie werden daher als sehr stark standardisierte Form von ASIC gesehen und ordnen sich zwischen teilweise kundenspezifischen Schaltungen aus Standard-Schaltkreiszellen und durch den Anwender bzw. Kunden [[programmierbare logische Schaltung]]en (PLDs) bzw. [[programmierbare logische Anordnung]]en (PALs) ein.<ref>{{Literatur \|Autor=Christian Ellwein \|Titel=Programmierbare Logik mit GAL und CPLD: Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie \|Verlag=Oldenbourg Industrieverlag \|Datum=1999 \|ISBN=978-3-486-24610-0 \|Seiten=1}}</ref>		Sie werden daher als sehr stark standardisierte Form von ASIC gesehen und ordnen sich zwischen teilweise kundenspezifischen Schaltungen aus Standard-Schaltkreiszellen und durch den Anwender bzw. Kunden [[programmierbare logische Schaltung]]en (PLDs) bzw. [[programmierbare logische Anordnung]]en (PALs) ein.<ref>{{Literatur \|Autor=Christian Ellwein \|Titel=Programmierbare Logik mit GAL und CPLD: Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie \|Verlag=Oldenbourg Industrieverlag \|Datum=1999 \|ISBN=978-3-486-24610-0 \|Seiten=1}}</ref>

	Gate-Arrays sind nicht zu verwechseln mit [[Field Programmable Gate Array]]s (FPGA), die der „Gate-Array“-Technik inzwischen einen großen Teil des Marktes für anwendungsspezifische integrierte Schaltungen (IC) abgenommen haben. Sie nutzen zwar ebenfalls eine programmierbare Matrix-Anordnung ~~aber~~ die Programmierung erfolgt im Gegensatz zu Gate-Arrays durch den Anwender. Ihr Fertigungsansatz ist daher ein anderer und sie sind in Konkurrenz mit komplexen programmierbaren logischen Schaltungen wie {{lang\|en\|[[Generic Array Logic]]}} (GAL) und vor allem {{lang\|en\|Complex Programmable Logic Device}} (CPLD) einzuordnen.		Gate-Arrays sind nicht zu verwechseln mit [[Field Programmable Gate Array]]s (FPGA), die der „Gate-Array“-Technik inzwischen einen großen Teil des Marktes für anwendungsspezifische integrierte Schaltungen (IC) abgenommen haben. Sie nutzen zwar ebenfalls eine programmierbare Matrix-Anordnung, die Programmierung erfolgt aber im Gegensatz zu Gate-Arrays durch den Anwender. Ihr Fertigungsansatz ist daher ein anderer und sie sind in Konkurrenz mit komplexen programmierbaren logischen Schaltungen wie {{lang\|en\|[[Generic Array Logic]]}} (GAL) und vor allem {{lang\|en\|Complex Programmable Logic Device}} (CPLD) einzuordnen.

	Ein per [[Maskenprogrammierung]] hergestellter Halbleiter-[[Festwertspeicher]] (engl. {{lang\|en\|read-only memory}}, ROM) nutzt den gleichen Fertigungsansatz für Speicherschaltkreise.		Ein per [[Maskenprogrammierung]] hergestellter Halbleiter-[[Festwertspeicher]] (engl. {{lang\|en\|read-only memory}}, ROM) nutzt den gleichen Fertigungsansatz für Speicherschaltkreise.

Christmas2023 am 27. November 2023 um 18:17 Uhr

2023-11-27T18:17:16Z

← Nächstältere Version		Version vom 27. November 2023, 20:17 Uhr
Zeile 12:		Zeile 12:
	Sie werden daher als sehr stark standardisierte Form von ASIC gesehen und ordnen sich zwischen teilweise kundenspezifischen Schaltungen aus Standard-Schaltkreiszellen und durch den Anwender bzw. Kunden [[programmierbare logische Schaltung]]en (PLDs) bzw. [[programmierbare logische Anordnung]]en (PALs) ein.<ref>{{Literatur \|Autor=Christian Ellwein \|Titel=Programmierbare Logik mit GAL und CPLD: Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie \|Verlag=Oldenbourg Industrieverlag \|Datum=1999 \|ISBN=978-3-486-24610-0 \|Seiten=1}}</ref>		Sie werden daher als sehr stark standardisierte Form von ASIC gesehen und ordnen sich zwischen teilweise kundenspezifischen Schaltungen aus Standard-Schaltkreiszellen und durch den Anwender bzw. Kunden [[programmierbare logische Schaltung]]en (PLDs) bzw. [[programmierbare logische Anordnung]]en (PALs) ein.<ref>{{Literatur \|Autor=Christian Ellwein \|Titel=Programmierbare Logik mit GAL und CPLD: Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie \|Verlag=Oldenbourg Industrieverlag \|Datum=1999 \|ISBN=978-3-486-24610-0 \|Seiten=1}}</ref>

	Gate-Arrays sind nicht zu verwechseln mit [[Field Programmable Gate Array]]s (FPGA), die der „Gate-Array“-Technik inzwischen einen großen Teil des Marktes für anwendungsspezifische integrierte Schaltungen (IC) abgenommen haben. Sie nutzen zwar ebenfalls eine programmierbare Matrix-Anordnung, die Programmierung erfolgt ~~aber~~ im Gegensatz zu Gate-Arrays durch den Anwender. Ihr Fertigungsansatz ist daher ein anderer und sie sind in Konkurrenz mit komplexen programmierbaren logischen Schaltungen wie {{lang\|en\|[[Generic Array Logic]]}} (GAL) und vor allem {{lang\|en\|Complex Programmable Logic Device}} (CPLD) einzuordnen.		Gate-Arrays sind nicht zu verwechseln mit [[Field Programmable Gate Array]]s (FPGA), die der „Gate-Array“-Technik inzwischen einen großen Teil des Marktes für anwendungsspezifische integrierte Schaltungen (IC) abgenommen haben. Sie nutzen zwar ebenfalls eine programmierbare Matrix-Anordnung aber die Programmierung erfolgt im Gegensatz zu Gate-Arrays durch den Anwender. Ihr Fertigungsansatz ist daher ein anderer und sie sind in Konkurrenz mit komplexen programmierbaren logischen Schaltungen wie {{lang\|en\|[[Generic Array Logic]]}} (GAL) und vor allem {{lang\|en\|Complex Programmable Logic Device}} (CPLD) einzuordnen.

	Ein per [[Maskenprogrammierung]] hergestellter Halbleiter-[[Festwertspeicher]] (engl. {{lang\|en\|read-only memory}}, ROM) nutzt den gleichen Fertigungsansatz für Speicherschaltkreise.		Ein per [[Maskenprogrammierung]] hergestellter Halbleiter-[[Festwertspeicher]] (engl. {{lang\|en\|read-only memory}}, ROM) nutzt den gleichen Fertigungsansatz für Speicherschaltkreise.

Hydro: form, typo

2022-09-10T08:42:05Z

form, typo

← Nächstältere Version		Version vom 10. September 2022, 10:42 Uhr
Zeile 17:		Zeile 17:

	== Herstellung ==		== Herstellung ==

	Die Herstellung eines Gate-Array-Schaltkreises erfolgte unter anderem in Form eines typischen CMOS-Prozess der 1970er bzw. 1980er Jahre, das heißt in der Regel in eine Aluminium- oder Polysilizium-Gate-Technologie mit einer Gatelänge von 1 µm bzw. 3 µm und maximal 2 Aluminium-Verdrahtungsebenen.		Die Herstellung eines Gate-Array-Schaltkreises erfolgte unter anderem in Form eines typischen CMOS-Prozess der 1970er bzw. 1980er Jahre, das heißt in der Regel in eine Aluminium- oder Polysilizium-Gate-Technologie mit einer Gatelänge von 1 µm bzw. 3 µm und maximal 2 Aluminium-Verdrahtungsebenen.
	Der Großteil des Fertigungsprozesses erfolgt durch den Hersteller vollkommen unabhängig von einem späteren Kunden. Dies umfasst das gesamte ''Front-end of line'', also die Fertigung aller Transistoren, Widerstände, Kondensatoren und Dioden sowie der ersten Isolationsschicht und aller Kontaktlöcher über die gesamte Struktur. Anschließend können die Wafer mit den „unfertigen“ Schaltkreisen gelagert werden bis ein entsprechender Kundenauftrag bearbeitet wird.<ref name="York1988">{{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}</ref>		Der Großteil des Fertigungsprozesses erfolgt durch den Hersteller vollkommen unabhängig von einem späteren Kunden. Dies umfasst das gesamte ''Front-end of line'', also die Fertigung aller Transistoren, Widerstände, Kondensatoren und Dioden sowie der ersten Isolationsschicht und aller Kontaktlöcher über die gesamte Struktur. Anschließend können die Wafer mit den „unfertigen“ Schaltkreisen gelagert werden bis ein entsprechender Kundenauftrag bearbeitet wird.<ref name="York1988">{{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}</ref>

	Der kundenspezifische Teil umfasst das Aufbringen einer durchgehenden Aluminiumschicht (Aluminium-Verdrahtungstechnik), anschließender fotolithografischer Strukturierung und Ätzung der Metallschicht zur Fertigung der Leiterbahnen. Die dazu notwendige Fotomaske ist produktabhängig und wird auf Kundenwunsch gefertigt. Die entstehenden Leiterbahnen sind dabei so gelegt, dass ausschließlich die für die gewünschte Schaltung benötigten Basiszellen bzw. Bauelemente über die entsprechenden Kontaktlöcher angeschlossen und verbunden werden. Bei der einfachsten Form der Gate-Array-Technik umfasst dieser kundenspezifische Teil nur eine Verdrahtungsebene, daher nur eine fotolithografisch strukturierte Ebene. Mit verbesserten Fertigungstechniken waren aber bereits Anfang der 1980er Jahre aber auch komplexere Verdrahtungen mit zwei oder mehr Verdrahtungsebenen und der dazwischenliegenden Via-Ebene möglich, aber deutlich ~~teuerer~~. In der Folge wurden so auch „Sea-of-Gates“-Schaltkreise mit höherer Transistordichte möglich.<ref name="York1988" />		Der kundenspezifische Teil umfasst das Aufbringen einer durchgehenden Aluminiumschicht (Aluminium-Verdrahtungstechnik), anschließender fotolithografischer Strukturierung und Ätzung der Metallschicht zur Fertigung der Leiterbahnen. Die dazu notwendige Fotomaske ist produktabhängig und wird auf Kundenwunsch gefertigt. Die entstehenden Leiterbahnen sind dabei so gelegt, dass ausschließlich die für die gewünschte Schaltung benötigten Basiszellen bzw. Bauelemente über die entsprechenden Kontaktlöcher angeschlossen und verbunden werden. Bei der einfachsten Form der Gate-Array-Technik umfasst dieser kundenspezifische Teil nur eine Verdrahtungsebene, daher nur eine fotolithografisch strukturierte Ebene. Mit verbesserten Fertigungstechniken waren aber bereits Anfang der 1980er Jahre aber auch komplexere Verdrahtungen mit zwei oder mehr Verdrahtungsebenen und der dazwischenliegenden Via-Ebene möglich, aber deutlich teurer. In der Folge wurden so auch „Sea-of-Gates“-Schaltkreise mit höherer Transistordichte möglich.<ref name="York1988" />
	Anschließend erfolgt das Vereinzeln, [[Bonden]] und Gehäusen des Schaltkreises.		Anschließend erfolgt das Vereinzeln, [[Bonden]] und Gehäusen des Schaltkreises.
	<!-- Typen -->		<!-- Typen -->
Zeile 27:		Zeile 26:

	== Bedeutung ==		== Bedeutung ==

	Gate-Array-Schaltkeise stellten Ende der 1980er bzw. Beginn der 1990er Jahre mit über 40 % Marktanteil den größten Anteil für kundenspezifische integrierte Schaltungen (ASICs).<ref name="Choy">{{Literatur \|Autor=C. S. Choy, C. H. Fung, C. F. Chan \|Titel=Selection assistant system for gate array user \|Sammelwerk=Engineering Applications of Artificial Intelligence \|Band=6 \|Nummer=6 \|Datum=1993-12-01 \|Seiten=519–531 \|DOI=10.1016/0952-1976(93)90049-4}}</ref> In den nachfolgenden Jahren nahm die Bedeutung der Gate-Array-Schaltkeise kontinuierlich ab und betrug 1998 nur noch ca. 20 % des ASIC-Marktes.<ref>{{Literatur \|Hrsg=John G. Webster \|Titel=Wiley encyclopedia of electrical and electronics engineering \|Verlag=John Wiley \|Ort=New York \|Datum=1999 \|ISBN=0-471-13946-7 \|Seiten=545–546}}</ref>		Gate-Array-Schaltkeise stellten Ende der 1980er bzw. Beginn der 1990er Jahre mit über 40 % Marktanteil den größten Anteil für kundenspezifische integrierte Schaltungen (ASICs).<ref name="Choy">{{Literatur \|Autor=C. S. Choy, C. H. Fung, C. F. Chan \|Titel=Selection assistant system for gate array user \|Sammelwerk=Engineering Applications of Artificial Intelligence \|Band=6 \|Nummer=6 \|Datum=1993-12-01 \|Seiten=519–531 \|DOI=10.1016/0952-1976(93)90049-4}}</ref> In den nachfolgenden Jahren nahm die Bedeutung der Gate-Array-Schaltkeise kontinuierlich ab und betrug 1998 nur noch ca. 20 % des ASIC-Marktes.<ref>{{Literatur \|Hrsg=John G. Webster \|Titel=Wiley encyclopedia of electrical and electronics engineering \|Verlag=John Wiley \|Ort=New York \|Datum=1999 \|ISBN=0-471-13946-7 \|Seiten=545–546}}</ref>

Zeile 36:		Zeile 34:

	== Alternative Bezeichnungen und ähnliche Technologien ==		== Alternative Bezeichnungen und ähnliche Technologien ==

	Am Markt für kundenspezifische Schaltkreise gibt es zahlreiche unterschiedliche Ansätze. Angebote reichen von teilweise bzw. vollständig kundenspezifischen integrierten Schaltkreisen (Entwurf beim Kunden; nach der Fertigung nicht mehr änderbar) bis hin zu flexiblen beim Anwender programmierbaren und auch wieder-programmierbaren Logikschaltungen. Die beim Hersteller nach Kundenvorgaben verknüpften Gate-Arrays stellen hier einen Mittelweg dar. Er nutzt eine flexible Anordnung zur Herstellung verschiedenster Logikschaltungen, kann jedoch nicht durch den Kunden bzw. nachträglich geändert werden.		Am Markt für kundenspezifische Schaltkreise gibt es zahlreiche unterschiedliche Ansätze. Angebote reichen von teilweise bzw. vollständig kundenspezifischen integrierten Schaltkreisen (Entwurf beim Kunden; nach der Fertigung nicht mehr änderbar) bis hin zu flexiblen beim Anwender programmierbaren und auch wieder-programmierbaren Logikschaltungen. Die beim Hersteller nach Kundenvorgaben verknüpften Gate-Arrays stellen hier einen Mittelweg dar. Er nutzt eine flexible Anordnung zur Herstellung verschiedenster Logikschaltungen, kann jedoch nicht durch den Kunden bzw. nachträglich geändert werden.
	Eine Unterklasse bzw. Weiterentwicklung von Gate-Array sind [[Sea-of-Gates]]-Schaltungen.		Eine Unterklasse bzw. Weiterentwicklung von Gate-Array sind [[Sea-of-Gates]]-Schaltungen.
Zeile 63:		Zeile 60:
	* [[Motorola]]<ref name="Choy" />		* [[Motorola]]<ref name="Choy" />
	* [[National Semiconductor]]<ref name="Choy" />		* [[National Semiconductor]]<ref name="Choy" />
	* [[OKI]]<ref name="Choy" />		* [[Oki Denki Kōgyō\|OKI]]<ref name="Choy" />
	* [[ON Semiconductor]]		* [[ON Semiconductor]]
	* [[Toshiba]]<ref name="Choy" />		* [[Toshiba]]<ref name="Choy" />
Zeile 89:		Zeile 86:
	== Weblinks ==		== Weblinks ==
	* [http://www.fujitsu.com/us/services/edevices/microelectronics/sms/asic/product/ Übersicht Fujitsu-Technologien]		* [http://www.fujitsu.com/us/services/edevices/microelectronics/sms/asic/product/ Übersicht Fujitsu-Technologien]
	* [~~http~~://www.computerhistory.org/~~semiconductor~~/~~timeline/1978~~-~~PAL.html~~ Computer History Museum timeline/1978-PAL] auf computerhistory.org (englisch)		* [https://www.computerhistory.org/siliconengine/pal-user-programmable-logic-devices-introduced/ Computer History Museum timeline/1978-PAL] auf computerhistory.org (englisch)
	* [http://www-ihs.theoinf.tu-ilmenau.de/~sane/projekte/progstruct/progstruct.html Applet zum Experimentieren mit ROM, PLA und PAL-Strukturen] ''Funktionseingabe durch Klick in der Wertetabelle oder Programmiermatrix''		* [http://www-ihs.theoinf.tu-ilmenau.de/~sane/projekte/progstruct/progstruct.html Applet zum Experimentieren mit ROM, PLA und PAL-Strukturen] ''Funktionseingabe durch Klick in der Wertetabelle oder Programmiermatrix''

TheFabe: Einzelne Wörter geändert oder entfernt zur besseren Lesbarkeit.

2021-12-17T13:48:57Z

Einzelne Wörter geändert oder entfernt zur besseren Lesbarkeit.

← Nächstältere Version		Version vom 17. Dezember 2021, 15:48 Uhr
Zeile 10:		Zeile 10:

	In der modernen [[Halbleitertechnik]] sind die Vorbereitungskosten für die Produktion von Gate-Arrays relativ hoch, die reinen Produktionskosten hingegen gering. Gate-Arrays sind für die [[Kleinserie]]nproduktion interessant und können mehrere Millionen Logikschaltungen umfassen.<!--Beleg fehlt, in der Literatur bis zu 20.000-->		In der modernen [[Halbleitertechnik]] sind die Vorbereitungskosten für die Produktion von Gate-Arrays relativ hoch, die reinen Produktionskosten hingegen gering. Gate-Arrays sind für die [[Kleinserie]]nproduktion interessant und können mehrere Millionen Logikschaltungen umfassen.<!--Beleg fehlt, in der Literatur bis zu 20.000-->
	Sie werden daher als sehr stark standardisierte Form von ASIC gesehen und ordnen ~~sie~~ sich zwischen teilweise kundenspezifischen Schaltungen aus Standard-Schaltkreiszellen und durch den Anwender bzw. Kunden [[programmierbare logische Schaltung]]en (PLDs) bzw. [[programmierbare logische Anordnung]]en (PALs) ein.<ref>{{Literatur \|Autor=Christian Ellwein \|Titel=Programmierbare Logik mit GAL und CPLD: Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie \|Verlag=Oldenbourg Industrieverlag \|Datum=1999 \|ISBN=978-3-486-24610-0 \|Seiten=1}}</ref>		Sie werden daher als sehr stark standardisierte Form von ASIC gesehen und ordnen sich zwischen teilweise kundenspezifischen Schaltungen aus Standard-Schaltkreiszellen und durch den Anwender bzw. Kunden [[programmierbare logische Schaltung]]en (PLDs) bzw. [[programmierbare logische Anordnung]]en (PALs) ein.<ref>{{Literatur \|Autor=Christian Ellwein \|Titel=Programmierbare Logik mit GAL und CPLD: Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie \|Verlag=Oldenbourg Industrieverlag \|Datum=1999 \|ISBN=978-3-486-24610-0 \|Seiten=1}}</ref>

	Gate-Arrays sind nicht zu verwechseln mit [[Field Programmable Gate Array]]s (FPGA), die der „Gate-Array“-Technik inzwischen einen großen Teil des Marktes für anwendungsspezifische integrierte Schaltungen (IC) abgenommen haben. Sie nutzen zwar ebenfalls eine programmierbare Matrix-Anordnung, ~~dieser~~ erfolgt aber im Gegensatz zu Gate-Arrays durch den Anwender. Ihr Fertigungsansatz ist daher ein anderer und sie sind in Konkurrenz mit komplexen programmierbaren logischen Schaltungen wie {{lang\|en\|[[Generic Array Logic]]}} (GAL) und vor allem {{lang\|en\|Complex Programmable Logic Device}} (CPLD) einzuordnen.		Gate-Arrays sind nicht zu verwechseln mit [[Field Programmable Gate Array]]s (FPGA), die der „Gate-Array“-Technik inzwischen einen großen Teil des Marktes für anwendungsspezifische integrierte Schaltungen (IC) abgenommen haben. Sie nutzen zwar ebenfalls eine programmierbare Matrix-Anordnung, die Programmierung erfolgt aber im Gegensatz zu Gate-Arrays durch den Anwender. Ihr Fertigungsansatz ist daher ein anderer und sie sind in Konkurrenz mit komplexen programmierbaren logischen Schaltungen wie {{lang\|en\|[[Generic Array Logic]]}} (GAL) und vor allem {{lang\|en\|Complex Programmable Logic Device}} (CPLD) einzuordnen.

	Ein per [[Maskenprogrammierung]] hergestellter Halbleiter-[[Festwertspeicher]] (engl. {{lang\|en\|read-only memory}}, ROM) nutzt den gleichen Fertigungsansatz für Speicherschaltkreise.		Ein per [[Maskenprogrammierung]] hergestellter Halbleiter-[[Festwertspeicher]] (engl. {{lang\|en\|read-only memory}}, ROM) nutzt den gleichen Fertigungsansatz für Speicherschaltkreise.
Zeile 31:		Zeile 31:

	== Aufbau eines ULA ==		== Aufbau eines ULA ==
	Das ULA ({{lang\|en\|uncommitted logic array}} oder auch {{lang\|en\|universal logic array}}<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, ''ULA'', S. 169 (ULA "Universal Logic Array", {{Google Buch\|BuchID=7MTnBQAAQBAJ\|Seite=169}}).</ref>) enthält eine Rasterstruktur von mehreren Eingängen und zusätzlich deren Negationen. Die enthaltenen UND-Gatter sind vom Hersteller bereits fest mit jeweils mindestens zwei Eingängen oder deren Negationen verbunden (maskenprogrammiert). Jedes UND-Gatter hat aber einen noch nicht belegten Eingang. Dieser Eingang kann vom Anwender bei der Programmierung entweder auf eine logische Null (Masse) oder eine logische Eins (Betriebsspannung) intern im IC verkettet werden. Die auf Masse gelegten UND-Glieder sind somit inaktiv, die auf Betriebsspannung (H) gelegten aktiv geschaltet. Das an den Ausgängen der UND-Gatter folgende ODER-Gatter ist herstellerseitig bereits fest verkettet/verbunden(maskenprogrammiert). Die aktiv geschalteten UND-Gatter werden in ihrer Gesamtheit als ''Einsstellenmenge'' bezeichnet, die inaktiv geschalteten als ''Nullstellenmenge''<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, S. 169–170 (logischer Aufbau des ULA "Universal Logic Array", {{Google Buch\|BuchID=7MTnBQAAQBAJ\|Seite=169}}).</ref>.		Das ULA ({{lang\|en\|uncommitted logic array}} oder auch {{lang\|en\|universal logic array}}<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, ''ULA'', S. 169 (ULA "Universal Logic Array", {{Google Buch \|BuchID=7MTnBQAAQBAJ \|Seite=169}}).</ref>) enthält eine Rasterstruktur von mehreren Eingängen und zusätzlich deren Negationen. Die enthaltenen UND-Gatter sind vom Hersteller bereits fest mit jeweils mindestens zwei Eingängen oder deren Negationen verbunden (maskenprogrammiert). Jedes UND-Gatter hat aber einen noch nicht belegten Eingang. Dieser Eingang kann vom Anwender bei der Programmierung entweder auf eine logische Null (Masse) oder eine logische Eins (Betriebsspannung) intern im IC verkettet werden. Die auf Masse gelegten UND-Glieder sind somit inaktiv, die auf Betriebsspannung (H) gelegten aktiv geschaltet. Das an den Ausgängen der UND-Gatter folgende ODER-Gatter ist herstellerseitig bereits fest verkettet/verbunden(maskenprogrammiert). Die aktiv geschalteten UND-Gatter werden in ihrer Gesamtheit als ''Einsstellenmenge'' bezeichnet, die inaktiv geschalteten als ''Nullstellenmenge''<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, S. 169–170 (logischer Aufbau des ULA "Universal Logic Array", {{Google Buch \|BuchID=7MTnBQAAQBAJ \|Seite=169}}).</ref>.

	Beim ULA lassen sich also nur die internen UND-Glieder aktiv oder passiv schalten. Ihre logische Zuweisung zu den Eingängen ist bereits vorgegeben. Das Oder-Glied ist beim ULA nicht beeinflussbar. Der Ausgang des ODER-Gliedes ist der Ausgang des ULA.		Beim ULA lassen sich also nur die internen UND-Glieder aktiv oder passiv schalten. Ihre logische Zuweisung zu den Eingängen ist bereits vorgegeben. Das Oder-Glied ist beim ULA nicht beeinflussbar. Der Ausgang des ODER-Gliedes ist der Ausgang des ULA.

Cepheiden: Änderung 208110919 von Phzh rückgängig gemacht; Wie das Trennzeichen bei der Kapitelangabe ist, ist zwar in WP:ZR nicht klar geregelt, aber warum sollte man von Vorlage:Literatur abweichen?

2021-01-26T21:48:22Z

Änderung 208110919 von Phzh rückgängig gemacht; Wie das Trennzeichen bei der Kapitelangabe ist, ist zwar in WP:ZR nicht klar geregelt, aber warum sollte man von Vorlage:Literatur abweichen?

← Nächstältere Version		Version vom 26. Januar 2021, 23:48 Uhr
Zeile 1:		Zeile 1:
	{{Überarbeiten\|grund=Wie sind Gate-Arrays aufgebaut? Welche Typen gibt es? --[[Benutzer:Cepheiden\|Cepheiden]] ([[Benutzer Diskussion:Cepheiden\|Diskussion]]) 23:45, 26. Nov. 2019 (CET)}}		{{Überarbeiten\|grund=Wie sind Gate-Arrays aufgebaut? Welche Typen gibt es? --[[Benutzer:Cepheiden\|Cepheiden]] ([[Benutzer Diskussion:Cepheiden\|Diskussion]]) 23:45, 26. Nov. 2019 (CET)}}

	[[Datei:ZX81 ULA.jpg\|mini\|Gate-Array ULA aus einem [[Sinclair ZX81]]]]		[[Datei:ZX81 ULA.jpg\|mini\|Gate-Array ULA aus einem [[Sinclair ZX81]]]]

	'''Gate-Arrays''' (engl., dt. etwa „(Logik-)Gatterfeld“) sind [[anwendungsspezifische integrierte Schaltung]]en (ASIC) bestehend aus vorkonfektionierten Logikschaltungen, die bei der Endfertigung kundenspezifisch verknüpft werden.<ref>''Kap.9 Lexikon der ASIC.'' In: A. Auer: ''Programmierbare Logik-IC, Eigenschaften, Anwendung, Programmierung.'' Hüthig Buch Verlag, Heidelberg 1990, S. 191.</ref>		'''Gate-Arrays''' (engl., dt. etwa „(Logik-)Gatterfeld“) sind [[anwendungsspezifische integrierte Schaltung]]en (ASIC) bestehend aus vorkonfektionierten Logikschaltungen, die bei der Endfertigung kundenspezifisch verknüpft werden.<ref>''Kap.9 Lexikon der ASIC.'' In: A. Auer: ''Programmierbare Logik-IC, Eigenschaften, Anwendung, Programmierung.'' Hüthig Buch Verlag, Heidelberg 1990, S. 191.</ref>
	Gate-Arrays werden alternativ auch als '''{{lang\|en\|Master Slice Array}}''', '''{{lang\|en\|Logic Array}}''', '''{{lang\|en\|Universal Logic Array}}''' oder '''{{lang\|en\|Uncommitted Logic Array}}''' (ULA) bezeichnet, siehe [[#Alternative Bezeichnungen und ähnliche Technologien\|Artikel]].		Gate-Arrays werden alternativ auch als '''{{lang\|en\|Master Slice Array}}''', '''{{lang\|en\|Logic Array}}''', '''{{lang\|en\|Universal Logic Array}}''' oder '''{{lang\|en\|Uncommitted Logic Array}}''' (ULA) bezeichnet, siehe [[#Alternative Bezeichnungen und ähnliche Technologien\|Artikel]].

	Die Grundstruktur ist eine zeilenförmige Anordnung aus NOR- oder NAND-[[Logikgatter]]n (Master-Slice-Anordnung genannt).<ref>{{Literatur \|Autor=Ming-Bo Lin \|Titel=Introduction to VLSI Systems: A Logic, Circuit, and System Perspective \|Verlag=CRC Press \|Datum=2011 \|ISBN=978-1-4398-6859-1 \|Seiten=654}}</ref><ref>{{Literatur \|Autor=Eugene D. Fabricius \|Titel=Modern Digital Design and Switching Theory \|Verlag=CRC Press \|Datum=2017 \|ISBN=978-1-351-43054-8 \|Kapitel=Chapter 9: ''Application-Specific Integrated Circuits''}}</ref><ref name="Hurst" /> Die Herstellung dieser Matrix erfolgt zunächst kundenunabhängig, dabei ist die Lage der Logikgatter, I/O-Leitungen usw. standardisiert. Die kundenspezifischen Anpassungen beschränken sich damit auf die interne Verdrahtung der Logikschaltungen, die ebenfalls beim Hersteller auf Grundlage des von Kunden gelieferten Entwurfs erfolgt.		Die Grundstruktur ist eine zeilenförmige Anordnung aus NOR- oder NAND-[[Logikgatter]]n (Master-Slice-Anordnung genannt).<ref>{{Literatur \|Autor=Ming-Bo Lin \|Titel=Introduction to VLSI Systems: A Logic, Circuit, and System Perspective \|Verlag=CRC Press \|Datum=2011 \|ISBN=978-1-4398-6859-1 \|Seiten=654}}</ref><ref>{{Literatur \|Autor=Eugene D. Fabricius \|Titel=Modern Digital Design and Switching Theory \|Verlag=CRC Press \|Datum=2017 \|ISBN=978-1-351-43054-8 \|Kapitel=Chapter 9: ''Application-Specific Integrated Circuits''}}</ref><ref name="Hurst" /> Die Herstellung dieser Matrix erfolgt zunächst kundenunabhängig, dabei ist die Lage der Logikgatter, I/O-Leitungen usw. standardisiert. Die kundenspezifischen Anpassungen beschränken sich damit auf die interne Verdrahtung der Logikschaltungen, die ebenfalls beim Hersteller auf Grundlage des von Kunden gelieferten Entwurfs erfolgt.
	Aber nicht alle Gate-Arrays sind logische Schaltungen, denn Gate Arrays können auch andere Schaltungen enthalten wie beispielsweise Trennverstärker, Stromquellen oder Transistorarrays.<ref>[[Manfred Seifart]]: ''Digitale Schaltungen.'' 2. ~~Auflage~~. VEB Verlag Technik Berlin, Berlin 1986, ISBN 3-341-00148-4, Kap. ''Semikundenschaltungen, Gate Arrays.'' S. 29–31.</ref>		Aber nicht alle Gate-Arrays sind logische Schaltungen, denn Gate Arrays können auch andere Schaltungen enthalten wie beispielsweise Trennverstärker, Stromquellen oder Transistorarrays.<ref>[[Manfred Seifart]]: ''Digitale Schaltungen.'' 2. Aufl. VEB Verlag Technik Berlin, Berlin 1986, ISBN 3-341-00148-4, Kap. ''Semikundenschaltungen, Gate Arrays'', S. 29–31.</ref>

	In der modernen [[Halbleitertechnik]] sind die Vorbereitungskosten für die Produktion von Gate-Arrays relativ hoch, die reinen Produktionskosten hingegen gering. Gate-Arrays sind für die [[Kleinserie]]nproduktion interessant und können mehrere Millionen Logikschaltungen umfassen.<!--Beleg fehlt, in der Literatur bis zu 20.000-->		In der modernen [[Halbleitertechnik]] sind die Vorbereitungskosten für die Produktion von Gate-Arrays relativ hoch, die reinen Produktionskosten hingegen gering. Gate-Arrays sind für die [[Kleinserie]]nproduktion interessant und können mehrere Millionen Logikschaltungen umfassen.<!--Beleg fehlt, in der Literatur bis zu 20.000-->
Zeile 15:		Zeile 17:

	== Herstellung ==		== Herstellung ==

	Die Herstellung eines Gate-Array-Schaltkreises erfolgte unter anderem in Form eines typischen CMOS-Prozess der 1970er bzw. 1980er Jahre, das heißt in der Regel in eine Aluminium- oder Polysilizium-Gate-Technologie mit einer Gatelänge von 1 µm bzw. 3 µm und maximal 2 Aluminium-Verdrahtungsebenen.		Die Herstellung eines Gate-Array-Schaltkreises erfolgte unter anderem in Form eines typischen CMOS-Prozess der 1970er bzw. 1980er Jahre, das heißt in der Regel in eine Aluminium- oder Polysilizium-Gate-Technologie mit einer Gatelänge von 1 µm bzw. 3 µm und maximal 2 Aluminium-Verdrahtungsebenen.
	Der Großteil des Fertigungsprozesses erfolgt durch den Hersteller vollkommen unabhängig von einem späteren Kunden. Dies umfasst das gesamte ''Front-end of line'', also die Fertigung aller Transistoren, Widerstände, Kondensatoren und Dioden sowie der ersten Isolationsschicht und aller Kontaktlöcher über die gesamte Struktur. Anschließend können die Wafer mit den „unfertigen“ Schaltkreisen gelagert werden bis ein entsprechender Kundenauftrag bearbeitet wird.<ref name="York1988">{{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}</ref>		Der Großteil des Fertigungsprozesses erfolgt durch den Hersteller vollkommen unabhängig von einem späteren Kunden. Dies umfasst das gesamte ''Front-end of line'', also die Fertigung aller Transistoren, Widerstände, Kondensatoren und Dioden sowie der ersten Isolationsschicht und aller Kontaktlöcher über die gesamte Struktur. Anschließend können die Wafer mit den „unfertigen“ Schaltkreisen gelagert werden bis ein entsprechender Kundenauftrag bearbeitet wird.<ref name="York1988">{{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}</ref>
Zeile 28:		Zeile 31:

	== Aufbau eines ULA ==		== Aufbau eines ULA ==
	Das ULA ({{lang\|en\|uncommitted logic array}} oder auch {{lang\|en\|universal logic array}}<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, ''ULA.'' S. 169 (ULA "Universal Logic Array", {{Google Buch\|BuchID=7MTnBQAAQBAJ\|Seite=169}}).</ref>) enthält eine Rasterstruktur von mehreren Eingängen und zusätzlich deren Negationen. Die enthaltenen UND-Gatter sind vom Hersteller bereits fest mit jeweils mindestens zwei Eingängen oder deren Negationen verbunden (maskenprogrammiert). Jedes UND-Gatter hat aber einen noch nicht belegten Eingang. Dieser Eingang kann vom Anwender bei der Programmierung entweder auf eine logische Null (Masse) oder eine logische Eins (Betriebsspannung) intern im IC verkettet werden. Die auf Masse gelegten UND-Glieder sind somit inaktiv, die auf Betriebsspannung (H) gelegten aktiv geschaltet. Das an den Ausgängen der UND-Gatter folgende ODER-Gatter ist herstellerseitig bereits fest verkettet/verbunden(maskenprogrammiert). Die aktiv geschalteten UND-Gatter werden in ihrer Gesamtheit als ''Einsstellenmenge'' bezeichnet, die inaktiv geschalteten als ''Nullstellenmenge''<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, S. 169–170 (logischer Aufbau des ULA "Universal Logic Array", {{Google Buch\|BuchID=7MTnBQAAQBAJ\|Seite=169}}).</ref>.		Das ULA ({{lang\|en\|uncommitted logic array}} oder auch {{lang\|en\|universal logic array}}<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, ''ULA'', S. 169 (ULA "Universal Logic Array", {{Google Buch\|BuchID=7MTnBQAAQBAJ\|Seite=169}}).</ref>) enthält eine Rasterstruktur von mehreren Eingängen und zusätzlich deren Negationen. Die enthaltenen UND-Gatter sind vom Hersteller bereits fest mit jeweils mindestens zwei Eingängen oder deren Negationen verbunden (maskenprogrammiert). Jedes UND-Gatter hat aber einen noch nicht belegten Eingang. Dieser Eingang kann vom Anwender bei der Programmierung entweder auf eine logische Null (Masse) oder eine logische Eins (Betriebsspannung) intern im IC verkettet werden. Die auf Masse gelegten UND-Glieder sind somit inaktiv, die auf Betriebsspannung (H) gelegten aktiv geschaltet. Das an den Ausgängen der UND-Gatter folgende ODER-Gatter ist herstellerseitig bereits fest verkettet/verbunden(maskenprogrammiert). Die aktiv geschalteten UND-Gatter werden in ihrer Gesamtheit als ''Einsstellenmenge'' bezeichnet, die inaktiv geschalteten als ''Nullstellenmenge''<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, S. 169–170 (logischer Aufbau des ULA "Universal Logic Array", {{Google Buch\|BuchID=7MTnBQAAQBAJ\|Seite=169}}).</ref>.

	Beim ULA lassen sich also nur die internen UND-Glieder aktiv oder passiv schalten. Ihre logische Zuweisung zu den Eingängen ist bereits vorgegeben. Das Oder-Glied ist beim ULA nicht beeinflussbar. Der Ausgang des ODER-Gliedes ist der Ausgang des ULA.		Beim ULA lassen sich also nur die internen UND-Glieder aktiv oder passiv schalten. Ihre logische Zuweisung zu den Eingängen ist bereits vorgegeben. Das Oder-Glied ist beim ULA nicht beeinflussbar. Der Ausgang des ODER-Gliedes ist der Ausgang des ULA.
Zeile 71:		Zeile 74:
	* Andy Rappaport: ''Erfahrungen mit Gate-Arrays.'' Te-Wi-Verlag, München 1985, ISBN 3-921803-47-0.		* Andy Rappaport: ''Erfahrungen mit Gate-Arrays.'' Te-Wi-Verlag, München 1985, ISBN 3-921803-47-0.
	* ''The Programmable Gate Array Design Handbook.'' 1st edition, Xilinx, 1986.		* ''The Programmable Gate Array Design Handbook.'' 1st edition, Xilinx, 1986.
			* {{Literatur
	* {{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}
			\|Autor=Trevor York
			\|Titel=Gate array architectures
			\|Sammelwerk=Microprocessors and Microsystems
			\|Band=12
			\|Nummer=6
			\|Datum=1988-07-01
			\|Seiten=323–330
			\|DOI=10.1016/0141-9331(88)90189-5}}
	* Manfred Seifart, Helmut Beikirch: ''Digitale Schaltungen.'' 5. Auflage. Verlag Technik, Berlin 1998, ISBN 3-341-01198-6.		* Manfred Seifart, Helmut Beikirch: ''Digitale Schaltungen.'' 5. Auflage. Verlag Technik, Berlin 1998, ISBN 3-341-01198-6.
	* ''Monolithic Memories announces: a revolution in logic design.'' In: ''Electronic Design.'' 26, Nr. 6, Hayden Publishing, Rochelle, NJ, 18. März 1978, S. 148B–148C.		* ''Monolithic Memories announces: a revolution in logic design.'' In: ''Electronic Design.'' 26, Nr. 6, Hayden Publishing, Rochelle, NJ, 18. März 1978, S. 148B–148C.

Phzh: Leerzeichen nach Bindestrich korrigiert

2021-01-26T19:24:07Z

Leerzeichen nach Bindestrich korrigiert

← Nächstältere Version		Version vom 26. Januar 2021, 21:24 Uhr
Zeile 1:		Zeile 1:
	{{Überarbeiten\|grund=Wie sind Gate-Arrays aufgebaut? Welche Typen gibt es? --[[Benutzer:Cepheiden\|Cepheiden]] ([[Benutzer Diskussion:Cepheiden\|Diskussion]]) 23:45, 26. Nov. 2019 (CET)}}		{{Überarbeiten\|grund=Wie sind Gate-Arrays aufgebaut? Welche Typen gibt es? --[[Benutzer:Cepheiden\|Cepheiden]] ([[Benutzer Diskussion:Cepheiden\|Diskussion]]) 23:45, 26. Nov. 2019 (CET)}}

	[[Datei:ZX81 ULA.jpg\|mini\|Gate-Array ULA aus einem [[Sinclair ZX81]]]]		[[Datei:ZX81 ULA.jpg\|mini\|Gate-Array ULA aus einem [[Sinclair ZX81]]]]
		⚫	'''Gate-Arrays''' (engl., dt. etwa „(Logik-)Gatterfeld“) sind [[anwendungsspezifische integrierte Schaltung]]en (ASIC) bestehend aus vorkonfektionierten Logikschaltungen, die bei der Endfertigung kundenspezifisch verknüpft werden.<ref>''Kap.9 Lexikon der ASIC.'' In: A. Auer: ''Programmierbare Logik-IC, Eigenschaften, Anwendung, Programmierung.'' Hüthig Buch Verlag, Heidelberg 1990, S. 191.</ref>

		⚫	Gate-Arrays werden alternativ auch als '''{{lang\|en\|Master Slice Array}}''', '''{{lang\|en\|Logic Array}}''', '''{{lang\|en\|Universal Logic Array}}''' oder '''{{lang\|en\|Uncommitted Logic Array}}''' (ULA) bezeichnet, siehe [[#Alternative Bezeichnungen und ähnliche Technologien\|Artikel]].
⚫	'''Gate-Arrays''' (engl., dt. etwa „(Logik-)Gatterfeld“) sind [[anwendungsspezifische integrierte Schaltung]]en (ASIC) bestehend aus vorkonfektionierten Logikschaltungen, die bei der Endfertigung kundenspezifisch verknüpft werden<ref>''Kap.9 Lexikon der ASIC.'' In: A. Auer: ''Programmierbare Logik-IC, Eigenschaften, Anwendung, Programmierung.'' Hüthig Buch Verlag, Heidelberg 1990, S. 191.</ref>.
⚫	Gate-Arrays werden alternativ auch als '''{{lang\|en\|Master Slice Array}}''', '''{{lang\|en\|Logic Array}}''', '''{{lang\|en\|Universal Logic Array}}''' oder '''{{lang\|en\|Uncommitted Logic Array}}''' (ULA) bezeichnet, siehe [[#Alternative Bezeichnungen und ähnliche Technologien\|Artikel]].

	Die Grundstruktur ist eine zeilenförmige Anordnung aus NOR- oder NAND-[[Logikgatter]]n (Master-Slice-Anordnung genannt).<ref>{{Literatur \|Autor=Ming-Bo Lin \|Titel=Introduction to VLSI Systems: A Logic, Circuit, and System Perspective \|Verlag=CRC Press \|Datum=2011 \|ISBN=978-1-4398-6859-1 \|Seiten=654}}</ref><ref>{{Literatur \|Autor=Eugene D. Fabricius \|Titel=Modern Digital Design and Switching Theory \|Verlag=CRC Press \|Datum=2017 \|ISBN=978-1-351-43054-8 \|Kapitel=Chapter 9: ''Application-Specific Integrated Circuits''}}</ref><ref name="Hurst" /> Die Herstellung dieser Matrix erfolgt zunächst kundenunabhängig, dabei ist die Lage der Logikgatter, I/O-Leitungen usw. standardisiert. Die kundenspezifischen Anpassungen beschränken sich damit auf die interne Verdrahtung der Logikschaltungen, die ebenfalls beim Hersteller auf Grundlage des von Kunden gelieferten Entwurfs erfolgt.		Die Grundstruktur ist eine zeilenförmige Anordnung aus NOR- oder NAND-[[Logikgatter]]n (Master-Slice-Anordnung genannt).<ref>{{Literatur \|Autor=Ming-Bo Lin \|Titel=Introduction to VLSI Systems: A Logic, Circuit, and System Perspective \|Verlag=CRC Press \|Datum=2011 \|ISBN=978-1-4398-6859-1 \|Seiten=654}}</ref><ref>{{Literatur \|Autor=Eugene D. Fabricius \|Titel=Modern Digital Design and Switching Theory \|Verlag=CRC Press \|Datum=2017 \|ISBN=978-1-351-43054-8 \|Kapitel=Chapter 9: ''Application-Specific Integrated Circuits''}}</ref><ref name="Hurst" /> Die Herstellung dieser Matrix erfolgt zunächst kundenunabhängig, dabei ist die Lage der Logikgatter, I/O-Leitungen usw. standardisiert. Die kundenspezifischen Anpassungen beschränken sich damit auf die interne Verdrahtung der Logikschaltungen, die ebenfalls beim Hersteller auf Grundlage des von Kunden gelieferten Entwurfs erfolgt.
	Aber nicht alle Gate-Arrays sind logische Schaltungen, denn Gate Arrays können auch andere Schaltungen enthalten wie beispielsweise Trennverstärker, Stromquellen oder Transistorarrays.<ref>[[Manfred Seifart]]: ''Digitale Schaltungen.'' 2. ~~Aufl~~. VEB Verlag Technik Berlin, Berlin 1986, ISBN 3-341-00148-4, Kap. ''Semikundenschaltungen, Gate Arrays'', S. 29–31.</ref>		Aber nicht alle Gate-Arrays sind logische Schaltungen, denn Gate Arrays können auch andere Schaltungen enthalten wie beispielsweise Trennverstärker, Stromquellen oder Transistorarrays.<ref>[[Manfred Seifart]]: ''Digitale Schaltungen.'' 2. Auflage. VEB Verlag Technik Berlin, Berlin 1986, ISBN 3-341-00148-4, Kap. ''Semikundenschaltungen, Gate Arrays.'' S. 29–31.</ref>

	In der modernen [[Halbleitertechnik]] sind die Vorbereitungskosten für die Produktion von Gate-Arrays relativ hoch, die reinen Produktionskosten hingegen gering. Gate-Arrays sind für die [[Kleinserie]]nproduktion interessant und können mehrere Millionen Logikschaltungen umfassen.<!--Beleg fehlt, in der Literatur bis zu 20.000-->		In der modernen [[Halbleitertechnik]] sind die Vorbereitungskosten für die Produktion von Gate-Arrays relativ hoch, die reinen Produktionskosten hingegen gering. Gate-Arrays sind für die [[Kleinserie]]nproduktion interessant und können mehrere Millionen Logikschaltungen umfassen.<!--Beleg fehlt, in der Literatur bis zu 20.000-->
Zeile 17:		Zeile 15:

	== Herstellung ==		== Herstellung ==

	Die Herstellung eines Gate-Array-Schaltkreises erfolgte unter anderem in Form eines typischen CMOS-Prozess der 1970er bzw. 1980er Jahre, das heißt in der Regel in eine Aluminium- oder Polysilizium-Gate-Technologie mit einer Gatelänge von 1 µm bzw. 3 µm und maximal 2 Aluminium-Verdrahtungsebenen.		Die Herstellung eines Gate-Array-Schaltkreises erfolgte unter anderem in Form eines typischen CMOS-Prozess der 1970er bzw. 1980er Jahre, das heißt in der Regel in eine Aluminium- oder Polysilizium-Gate-Technologie mit einer Gatelänge von 1 µm bzw. 3 µm und maximal 2 Aluminium-Verdrahtungsebenen.
	Der Großteil des Fertigungsprozesses erfolgt durch den Hersteller vollkommen unabhängig von einem späteren Kunden. Dies umfasst das gesamte ''Front-end of line'', also die Fertigung aller Transistoren, Widerstände, Kondensatoren und Dioden sowie der ersten Isolationsschicht und aller Kontaktlöcher über die gesamte Struktur. Anschließend können die Wafer mit den „unfertigen“ Schaltkreisen gelagert werden bis ein entsprechender Kundenauftrag bearbeitet wird.<ref name="York1988">{{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}</ref>		Der Großteil des Fertigungsprozesses erfolgt durch den Hersteller vollkommen unabhängig von einem späteren Kunden. Dies umfasst das gesamte ''Front-end of line'', also die Fertigung aller Transistoren, Widerstände, Kondensatoren und Dioden sowie der ersten Isolationsschicht und aller Kontaktlöcher über die gesamte Struktur. Anschließend können die Wafer mit den „unfertigen“ Schaltkreisen gelagert werden bis ein entsprechender Kundenauftrag bearbeitet wird.<ref name="York1988">{{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}</ref>
Zeile 31:		Zeile 28:

	== Aufbau eines ULA ==		== Aufbau eines ULA ==
	Das ULA ({{lang\|en\|uncommitted logic array}} oder auch {{lang\|en\|universal logic array}}<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, ''ULA'', S. 169 (ULA "Universal Logic Array", {{Google Buch\|BuchID=7MTnBQAAQBAJ\|Seite=169}}).</ref>) enthält eine Rasterstruktur von mehreren Eingängen und zusätzlich deren Negationen. Die enthaltenen UND-Gatter sind vom Hersteller bereits fest mit jeweils mindestens zwei Eingängen oder deren Negationen verbunden (maskenprogrammiert). Jedes UND-Gatter hat aber einen noch nicht belegten Eingang. Dieser Eingang kann vom Anwender bei der Programmierung entweder auf eine logische Null (Masse) oder eine logische Eins (Betriebsspannung) intern im IC verkettet werden. Die auf Masse gelegten UND-Glieder sind somit inaktiv, die auf Betriebsspannung (H) gelegten aktiv geschaltet. Das an den Ausgängen der UND-Gatter folgende ODER-Gatter ist herstellerseitig bereits fest verkettet/verbunden(maskenprogrammiert). Die aktiv geschalteten UND-Gatter werden in ihrer Gesamtheit als ''Einsstellenmenge'' bezeichnet, die inaktiv geschalteten als ''Nullstellenmenge''<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, S. 169–170 (logischer Aufbau des ULA "Universal Logic Array", {{Google Buch\|BuchID=7MTnBQAAQBAJ\|Seite=169}}).</ref>.		Das ULA ({{lang\|en\|uncommitted logic array}} oder auch {{lang\|en\|universal logic array}}<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, ''ULA.'' S. 169 (ULA "Universal Logic Array", {{Google Buch\|BuchID=7MTnBQAAQBAJ\|Seite=169}}).</ref>) enthält eine Rasterstruktur von mehreren Eingängen und zusätzlich deren Negationen. Die enthaltenen UND-Gatter sind vom Hersteller bereits fest mit jeweils mindestens zwei Eingängen oder deren Negationen verbunden (maskenprogrammiert). Jedes UND-Gatter hat aber einen noch nicht belegten Eingang. Dieser Eingang kann vom Anwender bei der Programmierung entweder auf eine logische Null (Masse) oder eine logische Eins (Betriebsspannung) intern im IC verkettet werden. Die auf Masse gelegten UND-Glieder sind somit inaktiv, die auf Betriebsspannung (H) gelegten aktiv geschaltet. Das an den Ausgängen der UND-Gatter folgende ODER-Gatter ist herstellerseitig bereits fest verkettet/verbunden(maskenprogrammiert). Die aktiv geschalteten UND-Gatter werden in ihrer Gesamtheit als ''Einsstellenmenge'' bezeichnet, die inaktiv geschalteten als ''Nullstellenmenge''<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, S. 169–170 (logischer Aufbau des ULA "Universal Logic Array", {{Google Buch\|BuchID=7MTnBQAAQBAJ\|Seite=169}}).</ref>.

	Beim ULA lassen sich also nur die internen UND-Glieder aktiv oder passiv schalten. Ihre logische Zuweisung zu den Eingängen ist bereits vorgegeben. Das Oder-Glied ist beim ULA nicht beeinflussbar. Der Ausgang des ODER-Gliedes ist der Ausgang des ULA.		Beim ULA lassen sich also nur die internen UND-Glieder aktiv oder passiv schalten. Ihre logische Zuweisung zu den Eingängen ist bereits vorgegeben. Das Oder-Glied ist beim ULA nicht beeinflussbar. Der Ausgang des ODER-Gliedes ist der Ausgang des ULA.
Zeile 74:		Zeile 71:
	* Andy Rappaport: ''Erfahrungen mit Gate-Arrays.'' Te-Wi-Verlag, München 1985, ISBN 3-921803-47-0.		* Andy Rappaport: ''Erfahrungen mit Gate-Arrays.'' Te-Wi-Verlag, München 1985, ISBN 3-921803-47-0.
	* ''The Programmable Gate Array Design Handbook.'' 1st edition, Xilinx, 1986.		* ''The Programmable Gate Array Design Handbook.'' 1st edition, Xilinx, 1986.
			* {{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}
	* {{Literatur
	\|Autor=Trevor York
	\|Titel=Gate array architectures
	\|Sammelwerk=Microprocessors and Microsystems
	\|Band=12
	\|Nummer=6
	\|Datum=1988-07-01
	\|Seiten=323–330
	\|DOI=10.1016/0141-9331(88)90189-5}}
	* Manfred Seifart, Helmut Beikirch: ''Digitale Schaltungen.'' 5. Auflage. Verlag Technik, Berlin 1998, ISBN 3-341-01198-6.		* Manfred Seifart, Helmut Beikirch: ''Digitale Schaltungen.'' 5. Auflage. Verlag Technik, Berlin 1998, ISBN 3-341-01198-6.
	* ''Monolithic Memories announces: a revolution in logic design.'' In: ''Electronic Design.'' 26, Nr. 6, Hayden Publishing, Rochelle, NJ, 18. März 1978, S. 148B–148C.		* ''Monolithic Memories announces: a revolution in logic design.'' In: ''Electronic Design.'' 26, Nr. 6, Hayden Publishing, Rochelle, NJ, 18. März 1978, S. 148B–148C.
Zeile 90:		Zeile 79:
	* [http://www.fujitsu.com/us/services/edevices/microelectronics/sms/asic/product/ Übersicht Fujitsu-Technologien]		* [http://www.fujitsu.com/us/services/edevices/microelectronics/sms/asic/product/ Übersicht Fujitsu-Technologien]
	* [http://www.computerhistory.org/semiconductor/timeline/1978-PAL.html Computer History Museum timeline/1978-PAL] auf computerhistory.org (englisch)		* [http://www.computerhistory.org/semiconductor/timeline/1978-PAL.html Computer History Museum timeline/1978-PAL] auf computerhistory.org (englisch)
	* [http://www-ihs.theoinf.tu-ilmenau.de/~sane/projekte/progstruct/progstruct.html Applet zum Experimentieren mit ROM, PLA und PAL- Strukturen] ''Funktionseingabe durch Klick in der Wertetabelle oder Programmiermatrix''		* [http://www-ihs.theoinf.tu-ilmenau.de/~sane/projekte/progstruct/progstruct.html Applet zum Experimentieren mit ROM, PLA und PAL-Strukturen] ''Funktionseingabe durch Klick in der Wertetabelle oder Programmiermatrix''

	== Einzelnachweise ==		== Einzelnachweise ==

← Nächstältere Version		Version vom 28. November 2023, 17:14 Uhr
Zeile 12:		Zeile 12:
	Sie werden daher als sehr stark standardisierte Form von ASIC gesehen und ordnen sich zwischen teilweise kundenspezifischen Schaltungen aus Standard-Schaltkreiszellen und durch den Anwender bzw. Kunden [[programmierbare logische Schaltung]]en (PLDs) bzw. [[programmierbare logische Anordnung]]en (PALs) ein.<ref>{{Literatur \|Autor=Christian Ellwein \|Titel=Programmierbare Logik mit GAL und CPLD: Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie \|Verlag=Oldenbourg Industrieverlag \|Datum=1999 \|ISBN=978-3-486-24610-0 \|Seiten=1}}</ref>		Sie werden daher als sehr stark standardisierte Form von ASIC gesehen und ordnen sich zwischen teilweise kundenspezifischen Schaltungen aus Standard-Schaltkreiszellen und durch den Anwender bzw. Kunden [[programmierbare logische Schaltung]]en (PLDs) bzw. [[programmierbare logische Anordnung]]en (PALs) ein.<ref>{{Literatur \|Autor=Christian Ellwein \|Titel=Programmierbare Logik mit GAL und CPLD: Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie \|Verlag=Oldenbourg Industrieverlag \|Datum=1999 \|ISBN=978-3-486-24610-0 \|Seiten=1}}</ref>

	Gate-Arrays sind nicht zu verwechseln mit [[Field Programmable Gate Array]]s (FPGA), die der „Gate-Array“-Technik inzwischen einen großen Teil des Marktes für anwendungsspezifische integrierte Schaltungen (IC) abgenommen haben. Sie nutzen zwar ebenfalls eine programmierbare Matrix-Anordnung ~~aber~~ die Programmierung erfolgt im Gegensatz zu Gate-Arrays durch den Anwender. Ihr Fertigungsansatz ist daher ein anderer und sie sind in Konkurrenz mit komplexen programmierbaren logischen Schaltungen wie {{lang\|en\|[[Generic Array Logic]]}} (GAL) und vor allem {{lang\|en\|Complex Programmable Logic Device}} (CPLD) einzuordnen.		Gate-Arrays sind nicht zu verwechseln mit [[Field Programmable Gate Array]]s (FPGA), die der „Gate-Array“-Technik inzwischen einen großen Teil des Marktes für anwendungsspezifische integrierte Schaltungen (IC) abgenommen haben. Sie nutzen zwar ebenfalls eine programmierbare Matrix-Anordnung, die Programmierung erfolgt aber im Gegensatz zu Gate-Arrays durch den Anwender. Ihr Fertigungsansatz ist daher ein anderer und sie sind in Konkurrenz mit komplexen programmierbaren logischen Schaltungen wie {{lang\|en\|[[Generic Array Logic]]}} (GAL) und vor allem {{lang\|en\|Complex Programmable Logic Device}} (CPLD) einzuordnen.

	Ein per [[Maskenprogrammierung]] hergestellter Halbleiter-[[Festwertspeicher]] (engl. {{lang\|en\|read-only memory}}, ROM) nutzt den gleichen Fertigungsansatz für Speicherschaltkreise.		Ein per [[Maskenprogrammierung]] hergestellter Halbleiter-[[Festwertspeicher]] (engl. {{lang\|en\|read-only memory}}, ROM) nutzt den gleichen Fertigungsansatz für Speicherschaltkreise.

← Nächstältere Version		Version vom 27. November 2023, 20:17 Uhr
Zeile 12:		Zeile 12:
	Sie werden daher als sehr stark standardisierte Form von ASIC gesehen und ordnen sich zwischen teilweise kundenspezifischen Schaltungen aus Standard-Schaltkreiszellen und durch den Anwender bzw. Kunden [[programmierbare logische Schaltung]]en (PLDs) bzw. [[programmierbare logische Anordnung]]en (PALs) ein.<ref>{{Literatur \|Autor=Christian Ellwein \|Titel=Programmierbare Logik mit GAL und CPLD: Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie \|Verlag=Oldenbourg Industrieverlag \|Datum=1999 \|ISBN=978-3-486-24610-0 \|Seiten=1}}</ref>		Sie werden daher als sehr stark standardisierte Form von ASIC gesehen und ordnen sich zwischen teilweise kundenspezifischen Schaltungen aus Standard-Schaltkreiszellen und durch den Anwender bzw. Kunden [[programmierbare logische Schaltung]]en (PLDs) bzw. [[programmierbare logische Anordnung]]en (PALs) ein.<ref>{{Literatur \|Autor=Christian Ellwein \|Titel=Programmierbare Logik mit GAL und CPLD: Einführung in die Schaltungsentwicklung mit Logikbausteinen in ISP-Technologie \|Verlag=Oldenbourg Industrieverlag \|Datum=1999 \|ISBN=978-3-486-24610-0 \|Seiten=1}}</ref>

	Gate-Arrays sind nicht zu verwechseln mit [[Field Programmable Gate Array]]s (FPGA), die der „Gate-Array“-Technik inzwischen einen großen Teil des Marktes für anwendungsspezifische integrierte Schaltungen (IC) abgenommen haben. Sie nutzen zwar ebenfalls eine programmierbare Matrix-Anordnung, die Programmierung erfolgt ~~aber~~ im Gegensatz zu Gate-Arrays durch den Anwender. Ihr Fertigungsansatz ist daher ein anderer und sie sind in Konkurrenz mit komplexen programmierbaren logischen Schaltungen wie {{lang\|en\|[[Generic Array Logic]]}} (GAL) und vor allem {{lang\|en\|Complex Programmable Logic Device}} (CPLD) einzuordnen.		Gate-Arrays sind nicht zu verwechseln mit [[Field Programmable Gate Array]]s (FPGA), die der „Gate-Array“-Technik inzwischen einen großen Teil des Marktes für anwendungsspezifische integrierte Schaltungen (IC) abgenommen haben. Sie nutzen zwar ebenfalls eine programmierbare Matrix-Anordnung aber die Programmierung erfolgt im Gegensatz zu Gate-Arrays durch den Anwender. Ihr Fertigungsansatz ist daher ein anderer und sie sind in Konkurrenz mit komplexen programmierbaren logischen Schaltungen wie {{lang\|en\|[[Generic Array Logic]]}} (GAL) und vor allem {{lang\|en\|Complex Programmable Logic Device}} (CPLD) einzuordnen.

	Ein per [[Maskenprogrammierung]] hergestellter Halbleiter-[[Festwertspeicher]] (engl. {{lang\|en\|read-only memory}}, ROM) nutzt den gleichen Fertigungsansatz für Speicherschaltkreise.		Ein per [[Maskenprogrammierung]] hergestellter Halbleiter-[[Festwertspeicher]] (engl. {{lang\|en\|read-only memory}}, ROM) nutzt den gleichen Fertigungsansatz für Speicherschaltkreise.

← Nächstältere Version		Version vom 14. November 2024, 17:59 Uhr
Zeile 4:		Zeile 4:

	'''Gate-Arrays''' (engl., dt. etwa „(Logik-)Gatterfeld“) sind [[anwendungsspezifische integrierte Schaltung]]en (ASIC) bestehend aus vorkonfektionierten Logikschaltungen, die bei der Endfertigung kundenspezifisch verknüpft werden.<ref>''Kap.9 Lexikon der ASIC.'' In: A. Auer: ''Programmierbare Logik-IC, Eigenschaften, Anwendung, Programmierung.'' Hüthig Buch Verlag, Heidelberg 1990, S. 191.</ref>		'''Gate-Arrays''' (engl., dt. etwa „(Logik-)Gatterfeld“) sind [[anwendungsspezifische integrierte Schaltung]]en (ASIC) bestehend aus vorkonfektionierten Logikschaltungen, die bei der Endfertigung kundenspezifisch verknüpft werden.<ref>''Kap.9 Lexikon der ASIC.'' In: A. Auer: ''Programmierbare Logik-IC, Eigenschaften, Anwendung, Programmierung.'' Hüthig Buch Verlag, Heidelberg 1990, S. 191.</ref>
	~~Gate-Arrays~~ werden alternativ auch als '''{{lang\|en\|Master Slice Array}}''', '''{{lang\|en\|Logic Array}}''', '''{{lang\|en\|Universal Logic Array}}''' oder '''{{lang\|en\|Uncommitted Logic Array}}''' (ULA) bezeichnet, siehe [[#Alternative Bezeichnungen und ähnliche Technologien\|Artikel]].		Diese werden alternativ auch als '''{{lang\|en\|Master Slice Array}}''', '''{{lang\|en\|Logic Array}}''', '''{{lang\|en\|Universal Logic Array}}''' oder '''{{lang\|en\|Uncommitted Logic Array}}''' (ULA) bezeichnet, siehe [[#Alternative Bezeichnungen und ähnliche Technologien\|Artikel]].

	Die Grundstruktur ist eine zeilenförmige Anordnung aus NOR- oder NAND-[[Logikgatter]]n (Master-Slice-Anordnung genannt).<ref>{{Literatur \|Autor=Ming-Bo Lin \|Titel=Introduction to VLSI Systems: A Logic, Circuit, and System Perspective \|Verlag=CRC Press \|Datum=2011 \|ISBN=978-1-4398-6859-1 \|Seiten=654}}</ref><ref>{{Literatur \|Autor=Eugene D. Fabricius \|Titel=Modern Digital Design and Switching Theory \|Verlag=CRC Press \|Datum=2017 \|ISBN=978-1-351-43054-8 \|Kapitel=Chapter 9: ''Application-Specific Integrated Circuits''}}</ref><ref name="Hurst" /> Die Herstellung dieser Matrix erfolgt zunächst kundenunabhängig, ~~dabei~~ ist die Lage der Logikgatter, I/O-Leitungen usw. standardisiert. Die kundenspezifischen Anpassungen beschränken sich damit auf die interne Verdrahtung der Logikschaltungen, die ebenfalls beim Hersteller auf Grundlage des von Kunden gelieferten Entwurfs erfolgt.		Die Grundstruktur ist eine zeilenförmige Anordnung aus NOR- oder NAND-[[Logikgatter]]n (Master-Slice-Anordnung genannt).<ref>{{Literatur \|Autor=Ming-Bo Lin \|Titel=Introduction to VLSI Systems: A Logic, Circuit, and System Perspective \|Verlag=CRC Press \|Datum=2011 \|ISBN=978-1-4398-6859-1 \|Seiten=654}}</ref><ref>{{Literatur \|Autor=Eugene D. Fabricius \|Titel=Modern Digital Design and Switching Theory \|Verlag=CRC Press \|Datum=2017 \|ISBN=978-1-351-43054-8 \|Kapitel=Chapter 9: ''Application-Specific Integrated Circuits''}}</ref><ref name="Hurst" /> Die Herstellung dieser Matrix erfolgt zunächst kundenunabhängig, wobei ist die Lage der Logikgatter, I/O-Leitungen usw. standardisiert. Die kundenspezifischen Anpassungen beschränken sich damit auf die interne Verdrahtung der Logikschaltungen, die ebenfalls beim Hersteller auf Grundlage des von Kunden gelieferten Entwurfs erfolgt.
	Aber nicht alle Gate-Arrays sind logische Schaltungen, denn Gate Arrays können auch andere Schaltungen enthalten wie beispielsweise Trennverstärker, Stromquellen oder Transistorarrays.<ref>[[Manfred Seifart]]: ''Digitale Schaltungen.'' 2. Aufl. VEB Verlag Technik Berlin, Berlin 1986, ISBN 3-341-00148-4, Kap. ''Semikundenschaltungen, Gate Arrays'', S. 29–31.</ref>		Aber nicht alle Gate-Arrays sind logische Schaltungen, denn Gate Arrays können auch andere Schaltungen enthalten wie beispielsweise Trennverstärker, Stromquellen oder Transistorarrays.<ref>[[Manfred Seifart]]: ''Digitale Schaltungen.'' 2. Aufl. VEB Verlag Technik Berlin, Berlin 1986, ISBN 3-341-00148-4, Kap. ''Semikundenschaltungen, Gate Arrays'', S. 29–31.</ref>

Zeile 17:		Zeile 17:

	== Herstellung ==		== Herstellung ==
	Die Herstellung eines Gate-Array-Schaltkreises erfolgte unter anderem in Form eines typischen CMOS-~~Prozess~~ der 1970er bzw. 1980er Jahre, das heißt in der Regel in ~~eine~~ Aluminium- oder Polysilizium-Gate-Technologie mit einer Gatelänge von 1 µm bzw. 3 µm und maximal 2 Aluminium-Verdrahtungsebenen.		Die Herstellung eines Gate-Array-Schaltkreises erfolgte unter anderem in Form eines typischen CMOS-Prozesses der 1970er bzw. 1980er Jahre, das heißt in der Regel in einer Aluminium- oder Polysilizium-Gate-Technologie mit einer Gatelänge von 1 µm bzw. 3 µm und maximal 2 Aluminium-Verdrahtungsebenen.
	Der Großteil des Fertigungsprozesses erfolgt durch den Hersteller vollkommen unabhängig von einem späteren Kunden. Dies umfasst das gesamte ''Front-~~end~~ of ~~line~~'', also die Fertigung aller Transistoren, Widerstände, Kondensatoren und Dioden sowie der ersten Isolationsschicht und aller Kontaktlöcher über die gesamte Struktur. Anschließend können die [[Wafer]] mit den „unfertigen“ Schaltkreisen gelagert werden bis ein entsprechender Kundenauftrag bearbeitet wird.<ref name="York1988">{{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}</ref>		Der Großteil des Fertigungsprozesses erfolgt durch den Hersteller vollkommen unabhängig von einem späteren Kunden. Dies umfasst das gesamte ''Front-End of Line'', also die Fertigung aller Transistoren, Widerstände, Kondensatoren und Dioden sowie der ersten Isolationsschicht und aller Kontaktlöcher über die gesamte Struktur. Anschließend können die [[Wafer]] mit den „unfertigen“ Schaltkreisen gelagert werden, bis ein entsprechender Kundenauftrag bearbeitet wird.<ref name="York1988">{{Literatur \|Autor=Trevor York \|Titel=Gate array architectures \|Sammelwerk=Microprocessors and Microsystems \|Band=12 \|Nummer=6 \|Datum=1988-07-01 \|Seiten=323–330 \|DOI=10.1016/0141-9331(88)90189-5}}</ref>

	Der kundenspezifische Teil umfasst das Aufbringen einer durchgehenden Aluminiumschicht (Aluminium-Verdrahtungstechnik), anschließender fotolithografischer Strukturierung und Ätzung der Metallschicht zur Fertigung der Leiterbahnen. Die dazu notwendige [[Fotomaske]] ist produktabhängig und wird auf Kundenwunsch gefertigt. Die entstehenden Leiterbahnen sind dabei so gelegt, dass ausschließlich die für die gewünschte Schaltung benötigten Basiszellen bzw. Bauelemente über die entsprechenden Kontaktlöcher angeschlossen und verbunden werden. Bei der einfachsten Form der Gate-Array-Technik umfasst dieser kundenspezifische Teil nur eine Verdrahtungsebene, daher nur eine fotolithografisch strukturierte Ebene. Mit verbesserten Fertigungstechniken waren aber bereits Anfang der 1980er Jahre ~~aber~~ auch komplexere Verdrahtungen mit zwei oder mehr Verdrahtungsebenen und der dazwischenliegenden Via-Ebene möglich, aber deutlich teurer. In der Folge wurden so auch „Sea-of-Gates“-Schaltkreise mit höherer Transistordichte möglich.<ref name="York1988" />		Der kundenspezifische Teil umfasst das Aufbringen einer durchgehenden Aluminiumschicht (Aluminium-Verdrahtungstechnik), anschließender fotolithografischer Strukturierung und Ätzung der Metallschicht zur Fertigung der Leiterbahnen. Die dazu notwendige [[Fotomaske]] ist produktabhängig und wird auf Kundenwunsch gefertigt. Die entstehenden Leiterbahnen sind dabei so gelegt, dass ausschließlich die für die gewünschte Schaltung benötigten Basiszellen bzw. Bauelemente über die entsprechenden Kontaktlöcher angeschlossen und verbunden werden. Bei der einfachsten Form der Gate-Array-Technik umfasst dieser kundenspezifische Teil nur eine Verdrahtungsebene, daher nur eine fotolithografisch strukturierte Ebene. Mit verbesserten Fertigungstechniken waren aber bereits Anfang der 1980er Jahre auch komplexere Verdrahtungen mit zwei oder mehr Verdrahtungsebenen und der dazwischenliegenden Via-Ebene möglich, was aber deutlich teurer. In der Folge wurden so auch „Sea-of-Gates“-Schaltkreise mit höherer Transistordichte möglich.<ref name="York1988" />
	Anschließend erfolgt das Vereinzeln, [[Bonden]] und Gehäusen des Schaltkreises.		Anschließend erfolgt das Vereinzeln, [[Bonden]] und Gehäusen des Schaltkreises.
	<!-- Typen -->		<!-- Typen -->
Zeile 26:		Zeile 26:

	== Bedeutung ==		== Bedeutung ==
	Gate-Array-~~Schaltkeise~~ stellten Ende der 1980er bzw. Beginn der 1990er Jahre mit über 40 % Marktanteil den größten Anteil ~~für~~ kundenspezifische integrierte Schaltungen (ASICs).<ref name="Choy">{{Literatur \|Autor=C. S. Choy, C. H. Fung, C. F. Chan \|Titel=Selection assistant system for gate array user \|Sammelwerk=Engineering Applications of Artificial Intelligence \|Band=6 \|Nummer=6 \|Datum=1993-12-01 \|Seiten=519–531 \|DOI=10.1016/0952-1976(93)90049-4}}</ref> In den nachfolgenden Jahren nahm die Bedeutung der Gate-Array-~~Schaltkeise~~ kontinuierlich ab und betrug 1998 nur noch ca. 20 % des ASIC-Marktes.<ref>{{Literatur \|Hrsg=John G. Webster \|Titel=Wiley encyclopedia of electrical and electronics engineering \|Verlag=John Wiley \|Ort=New York \|Datum=1999 \|ISBN=0-471-13946-7 \|Seiten=545–546}}</ref>		Gate-Array-Schaltkreise stellten Ende der 1980er bzw. zu Beginn der 1990er Jahre mit über 40 % Marktanteil den größten Anteil an kundenspezifische integrierte Schaltungen (ASICs).<ref name="Choy">{{Literatur \|Autor=C. S. Choy, C. H. Fung, C. F. Chan \|Titel=Selection assistant system for gate array user \|Sammelwerk=Engineering Applications of Artificial Intelligence \|Band=6 \|Nummer=6 \|Datum=1993-12-01 \|Seiten=519–531 \|DOI=10.1016/0952-1976(93)90049-4}}</ref> In den nachfolgenden Jahren nahm die Bedeutung der Gate-Array-Schaltkreise kontinuierlich ab und betrug 1998 nur noch ca. 20 % des ASIC-Marktes.<ref>{{Literatur \|Hrsg=John G. Webster \|Titel=Wiley encyclopedia of electrical and electronics engineering \|Verlag=John Wiley \|Ort=New York \|Datum=1999 \|ISBN=0-471-13946-7 \|Seiten=545–546}}</ref>

	== Aufbau eines ULA ==		== Aufbau eines ULA ==
	Das ULA ({{lang\|en\|uncommitted logic array}} oder auch {{lang\|en\|universal logic array}}<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, ''ULA'', S. 169 (ULA "Universal Logic Array", {{Google Buch \|BuchID=7MTnBQAAQBAJ \|Seite=169}}).</ref>) enthält eine Rasterstruktur von mehreren Eingängen und zusätzlich deren Negationen. Die enthaltenen UND-Gatter sind vom Hersteller bereits fest mit jeweils mindestens zwei Eingängen oder deren Negationen verbunden (maskenprogrammiert). Jedes UND-Gatter hat ~~aber~~ einen noch nicht belegten Eingang. Dieser Eingang kann vom Anwender bei der Programmierung entweder auf eine logische Null (Masse) oder eine logische Eins (Betriebsspannung) intern im IC verkettet werden. Die auf Masse gelegten UND-Glieder sind somit inaktiv, die auf Betriebsspannung (H) gelegten aktiv geschaltet. Das an den Ausgängen der UND-Gatter folgende [[Oder-Gatter\|ODER-Gatter]] ist herstellerseitig bereits fest verkettet/verbunden(maskenprogrammiert). Die aktiv geschalteten UND-Gatter werden in ihrer Gesamtheit als ''~~Einsstellenmenge~~'' bezeichnet, die inaktiv geschalteten als ''Nullstellenmenge''<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, S. 169–170 (logischer Aufbau des ULA "Universal Logic Array", {{Google Buch \|BuchID=7MTnBQAAQBAJ \|Seite=169}}).</ref>.		Das ULA ({{lang\|en\|uncommitted logic array}} oder auch {{lang\|en\|universal logic array}}<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, ''ULA'', S. 169 (ULA "Universal Logic Array", {{Google Buch \|BuchID=7MTnBQAAQBAJ \|Seite=169}}).</ref>) enthält eine Rasterstruktur von mehreren Eingängen und zusätzlich deren Negationen. Die enthaltenen UND-Gatter sind vom Hersteller bereits fest mit jeweils mindestens zwei Eingängen oder deren Negationen verbunden (maskenprogrammiert). Jedes UND-Gatter hat jedoch einen noch nicht belegten Eingang. Dieser Eingang kann vom Anwender bei der Programmierung entweder auf eine logische Null (Masse) oder eine logische Eins (Betriebsspannung) intern im IC verkettet werden. Die auf Masse gelegten UND-Glieder sind somit inaktiv, die auf Betriebsspannung (H) gelegten sind aktiv geschaltet. Das an den Ausgängen der UND-Gatter folgende [[Oder-Gatter\|ODER-Gatter]] ist herstellerseitig bereits fest verkettet/verbunden (maskenprogrammiert). Die aktiv geschalteten UND-Gatter werden in ihrer Gesamtheit als ''Einstellenmenge'' bezeichnet, die inaktiv geschalteten als ''Nullstellenmenge''<ref>Hans Martin Lipp: ''Grundlagen der Digitaltechnik.'' Oldenburg Wissenschaftsverlag, ISBN 978-3-486-25916-2, S. 169–170 (logischer Aufbau des ULA "Universal Logic Array", {{Google Buch \|BuchID=7MTnBQAAQBAJ \|Seite=169}}).</ref>.

	Beim ULA lassen sich also nur die internen UND-Glieder aktiv oder passiv schalten. Ihre logische Zuweisung zu den Eingängen ist bereits vorgegeben. Das ~~Oder~~-Glied ist beim ULA nicht beeinflussbar. Der Ausgang des ODER-Gliedes ist der Ausgang des ULA.		Beim ULA lassen sich also nur die internen UND-Glieder aktiv oder passiv schalten. Ihre logische Zuweisung zu den Eingängen ist bereits vorgegeben. Das ODER-Glied ist beim ULA nicht beeinflussbar. Der Ausgang des ODER-Gliedes ist der Ausgang des ULA.

	== Alternative Bezeichnungen und ähnliche Technologien ==		== Alternative Bezeichnungen und ähnliche Technologien ==
Zeile 39:		Zeile 39:
	Alternative Bezeichnungen zu Gate-Arrays sind:<ref name="Hurst">{{Literatur \|Autor=Stanley L. Hurst \|Titel=Custom-Specific Integrated Circuits: Design and Fabrication \|Verlag=CRC Press \|Datum=1985 \|ISBN=978-0-8247-7302-1 \|Seiten=xvii & 22}}</ref>		Alternative Bezeichnungen zu Gate-Arrays sind:<ref name="Hurst">{{Literatur \|Autor=Stanley L. Hurst \|Titel=Custom-Specific Integrated Circuits: Design and Fabrication \|Verlag=CRC Press \|Datum=1985 \|ISBN=978-0-8247-7302-1 \|Seiten=xvii & 22}}</ref>
	* {{lang\|en\|uncommitted logic array}} (ULA, dt. in etwa „ungeschriebene logische Anordnung“): ursprünglich Handelsmarke der Ferranti Pic., UK. Dabei handelt es sich um ein ungeschriebene/ungebundene Master-Slice-Anordnung mit Zellen auf Komponentenebene.		* {{lang\|en\|uncommitted logic array}} (ULA, dt. in etwa „ungeschriebene logische Anordnung“): ursprünglich Handelsmarke der Ferranti Pic., UK. Dabei handelt es sich um ein ungeschriebene/ungebundene Master-Slice-Anordnung mit Zellen auf Komponentenebene.
	* {{lang\|en\|uncommitted component array}} (UCA): Ein anderer/genauer Begriff für ULA		* {{lang\|en\|uncommitted component array}} (UCA): Ein anderer/genauer Begriff für ULA.
	* {{lang\|en\|uncommitted gate array}} (UGA): Ein Master-Slice-Anordnung mit Zellen auf Funktionsebene.		* {{lang\|en\|uncommitted gate array}} (UGA): Ein Master-Slice-Anordnung mit Zellen auf Funktionsebene.