Front Side Bus - Versionsgeschichte

79.207.97.97: Der Gag von MHz = Marketing-Hz statt Mega-Hz war ja das doppeldeutige "M". Und der bisherige Artikelbegriff Marketing-MHz macht dahingehend wenig Sinn, weil doppelt gemoppelt.

2022-07-01T09:08:06Z

Der Gag von MHz = Marketing-Hz statt Mega-Hz war ja das doppeldeutige "M". Und der bisherige Artikelbegriff Marketing-MHz macht dahingehend wenig Sinn, weil doppelt gemoppelt.

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	== FSB-Varianten ==		== FSB-Varianten ==
	Bei Systemen, die auf [[Pentium 4]], [[Pentium M]] oder [[Intel Core]] basieren, arbeitet der ''Front Side Bus'' im QDR-Verfahren ([[Double Data Rate\|''Q''uadruple ''D''ata ''R''ate]] = vierfache Datenrate) und überträgt vier Datenpakete pro Taktsignal. Dieses Verfahren wurde von [[Intel]]s Marketing-Abteilung ''quadpumped'' genannt, um diese technische Eigenschaft besser und klangvoller vermitteln zu können. Allerdings entstanden dadurch auch immer wieder falsche Angaben zur Taktfrequenz des FSB: Der FSB dieser Prozessoren läuft auf einer Taktfrequenz von 100 bis 400 MHz („FSB 400“ bis „FSB 1600“), wird jedoch immer wieder gerne – wenn auch falsch – als 400- bis 1600-„MHz“-FSB bezeichnet, was die Wortschöpfung „Marketing-~~MHz“~~ hervorgebracht hat.		Bei Systemen, die auf [[Pentium 4]], [[Pentium M]] oder [[Intel Core]] basieren, arbeitet der ''Front Side Bus'' im QDR-Verfahren ([[Double Data Rate\|''Q''uadruple ''D''ata ''R''ate]] = vierfache Datenrate) und überträgt vier Datenpakete pro Taktsignal. Dieses Verfahren wurde von [[Intel]]s Marketing-Abteilung ''quadpumped'' genannt, um diese technische Eigenschaft besser und klangvoller vermitteln zu können. Allerdings entstanden dadurch auch immer wieder falsche Angaben zur Taktfrequenz des FSB: Der FSB dieser Prozessoren läuft auf einer Taktfrequenz von 100 bis 400 MHz („FSB 400“ bis „FSB 1600“), wird jedoch immer wieder gerne – wenn auch falsch – als 400- bis 1600-„MHz“-FSB bezeichnet, was die Wortschöpfung „Marketing-Hz“ hervorgebracht hat.

	Ein ähnliches Verfahren beim FSB setzt [[AMD]] beim [[Sockel A]] oder IBM beim [[PowerPC G5]] ein: Dort läuft der FSB im DDR-Verfahren ([[Double Data Rate\|''D''ouble ''D''ata ''R''ate]] = zweifache Datenrate) und überträgt zwei Datenpakete pro Taktsignal. Auch hier ist oft fälschlicherweise von 200- bis 400-„MHz“-FSB die Rede, obwohl es sich tatsächlich um 100- bis 200-MHz-FSB („FSB 200“ bis „FSB 400“) handelt.		Ein ähnliches Verfahren beim FSB setzt [[AMD]] beim [[Sockel A]] oder IBM beim [[PowerPC G5]] ein: Dort läuft der FSB im DDR-Verfahren ([[Double Data Rate\|''D''ouble ''D''ata ''R''ate]] = zweifache Datenrate) und überträgt zwei Datenpakete pro Taktsignal. Auch hier ist oft fälschlicherweise von 200- bis 400-„MHz“-FSB die Rede, obwohl es sich tatsächlich um 100- bis 200-MHz-FSB („FSB 200“ bis „FSB 400“) handelt.

178.114.99.250: /* Funktion */ Entfernung von Beschreibung der Southbridge - hierzu gibt es einen eigenen Artikel (lenkt hier vom Thema ab und verwirrt beim lesen).

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Funktion: Entfernung von Beschreibung der Southbridge - hierzu gibt es einen eigenen Artikel (lenkt hier vom Thema ab und verwirrt beim lesen).

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	== Funktion ==		== Funktion ==
	Über die Northbridge sind meist der [[Arbeitsspeicher]] ([[Random-Access Memory\|RAM]]) und der [[Accelerated Graphics Port\|AGP]]-[[Steckplatz]] oder der [[PCI-Express]]-Steckplatz der [[Grafikkarte]] angebunden. Die [[Southbridge]], die über einen [[Bus (Datenverarbeitung)\|Bus]] mit der Northbridge verbunden ist, kontrolliert die [[Eingabe und Ausgabe\|I/O]]-Schnittstellen wie [[Festplattenlaufwerk\|Festplatten]]-, [[Universal Serial Bus\|USB]]- oder [[Rechnernetz\|Netzwerk]]-Schnittstellen. Der FSB gibt den Takt aller angesprochenen Komponenten vor, der mittels Teiler und Multiplikatoren verändert werden kann (Beispiel: Prozessortakt = FSB × CPU-Multiplikator).		Über die Northbridge sind meist der [[Arbeitsspeicher]] ([[Random-Access Memory\|RAM]]) und der [[Accelerated Graphics Port\|AGP]]-[[Steckplatz]] oder der [[PCI-Express]]-Steckplatz der [[Grafikkarte]] angebunden. Der FSB gibt den Takt aller angesprochenen Komponenten vor, der mittels Teiler und Multiplikatoren verändert werden kann (Beispiel: Prozessortakt = FSB × CPU-Multiplikator).

	Als Leistung des Front Side Bus wird in der Regel die Taktfrequenz des Busses angegeben, bei [[Double Data Rate\|DDR]]- beziehungsweise [[Double Data Rate\|QDR]]-Bussen das entsprechende Vielfache<!-- (s. u.)-->. Die Datenbreite oder maximale Übertragungsrate wird dagegen meist nicht als charakteristisches Merkmal angegeben.		Als Leistung des Front Side Bus wird in der Regel die Taktfrequenz des Busses angegeben, bei [[Double Data Rate\|DDR]]- beziehungsweise [[Double Data Rate\|QDR]]-Bussen das entsprechende Vielfache<!-- (s. u.)-->. Die Datenbreite oder maximale Übertragungsrate wird dagegen meist nicht als charakteristisches Merkmal angegeben.

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	[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz~~\|Chipsatzes~~]] (FSB grün)]]		[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz]]es (FSB grün)]]
	Der '''Front Side Bus''' ('''FSB''') ist in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]].		Der '''Front Side Bus''' ('''FSB''') ist in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]].

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	Bei Systemen, die auf [[Pentium 4]], [[Pentium M]] oder [[Intel Core]] basieren, arbeitet der ''Front Side Bus'' im QDR-Verfahren ([[Double Data Rate\|''Q''uadruple ''D''ata ''R''ate]] = vierfache Datenrate) und überträgt vier Datenpakete pro Taktsignal. Dieses Verfahren wurde von [[Intel]]s Marketing-Abteilung ''quadpumped'' genannt, um diese technische Eigenschaft besser und klangvoller vermitteln zu können. Allerdings entstanden dadurch auch immer wieder falsche Angaben zur Taktfrequenz des FSB: Der FSB dieser Prozessoren läuft auf einer Taktfrequenz von 100 bis 400 MHz („FSB 400“ bis „FSB 1600“), wird jedoch immer wieder gerne – wenn auch falsch – als 400- bis 1600-„MHz“-FSB bezeichnet, was die Wortschöpfung „Marketing-MHz“ hervorgebracht hat.		Bei Systemen, die auf [[Pentium 4]], [[Pentium M]] oder [[Intel Core]] basieren, arbeitet der ''Front Side Bus'' im QDR-Verfahren ([[Double Data Rate\|''Q''uadruple ''D''ata ''R''ate]] = vierfache Datenrate) und überträgt vier Datenpakete pro Taktsignal. Dieses Verfahren wurde von [[Intel]]s Marketing-Abteilung ''quadpumped'' genannt, um diese technische Eigenschaft besser und klangvoller vermitteln zu können. Allerdings entstanden dadurch auch immer wieder falsche Angaben zur Taktfrequenz des FSB: Der FSB dieser Prozessoren läuft auf einer Taktfrequenz von 100 bis 400 MHz („FSB 400“ bis „FSB 1600“), wird jedoch immer wieder gerne – wenn auch falsch – als 400- bis 1600-„MHz“-FSB bezeichnet, was die Wortschöpfung „Marketing-MHz“ hervorgebracht hat.

	Ein ähnliches Verfahren beim FSB setzt [[~~Advanced Micro Devices\|~~AMD]] beim [[Sockel A]] oder IBM beim [[PowerPC G5]] ein: Dort läuft der FSB im DDR-Verfahren ([[Double Data Rate\|''D''ouble ''D''ata ''R''ate]] = zweifache Datenrate) und überträgt zwei Datenpakete pro Taktsignal. Auch hier ist oft fälschlicherweise von 200- bis 400-„MHz“-FSB die Rede, obwohl es sich tatsächlich um 100- bis 200-MHz-FSB („FSB 200“ bis „FSB 400“) handelt.		Ein ähnliches Verfahren beim FSB setzt [[AMD]] beim [[Sockel A]] oder IBM beim [[PowerPC G5]] ein: Dort läuft der FSB im DDR-Verfahren ([[Double Data Rate\|''D''ouble ''D''ata ''R''ate]] = zweifache Datenrate) und überträgt zwei Datenpakete pro Taktsignal. Auch hier ist oft fälschlicherweise von 200- bis 400-„MHz“-FSB die Rede, obwohl es sich tatsächlich um 100- bis 200-MHz-FSB („FSB 200“ bis „FSB 400“) handelt.

	Bei älteren Computersystemen wie [[Sockel 7]], [[Sockel 370]] oder älter läuft der FSB im SDR-Verfahren (''S''ingle ''D''ata ''R''ate = einfache Datenrate) und überträgt ein Datenpaket pro Taktsignal. Eine Angabe wie „FSB 100“ bezeichnet dort auch immer die Taktfrequenz des FSB in MHz (hier 100 MHz).		Bei älteren Computersystemen wie [[Sockel 7]], [[Sockel 370]] oder älter läuft der FSB im SDR-Verfahren (''S''ingle ''D''ata ''R''ate = einfache Datenrate) und überträgt ein Datenpaket pro Taktsignal. Eine Angabe wie „FSB 100“ bezeichnet dort auch immer die Taktfrequenz des FSB in MHz (hier 100 MHz).
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	== Datenrate am Beispiel des Serie-4-Chipsatzes von Intel ==		== Datenrate am Beispiel des Serie-4-Chipsatzes von Intel ==
	Der FSB der [[Intel-4-Serie]-Chipsatzfamilie für [[Intel Core 2\|Intel-Core-2]]-Prozessoren und Sockel [[LGA775]] besteht aus 32 Adressleitungen, 64 Datenleitungen und Steuer- und Taktleitungen. Die Adressleitungen werden im DDR-Verfahren betrieben (zwei Transfers pro Takt), bei 32 Adressleitungen kann somit in jedem Takt eine 64 Bit umfassende Adresse übertragen werden. Die Datenleitungen laufen im QDR-Verfahren (vier Transfers pro Takt). Damit lassen sich je Takt 4×64 = 256 Bit bzw. 256/8 = 32 Byte übertragen. Die mit dem Chipsatz verwendeten Prozessoren transportieren als kleinste Speichereinheit eine Cache Line (64 Byte) vom und zum RAM, was zwei Takte benötigt. Der Chipsatz unterstützt einen FSB-Takt von 200, 266 oder 333 MHz, multipliziert mit 32 Byte ergibt das auf dem Datenbus eine Datenrate von 6,4 oder 8,5 oder maximal 10,6 Gigabyte/s.<ref>Intel® 4 Series Chipset Family Datasheet, März 2010, Seite 525f http://www.intel.com/Products/Desktop/Chipsets/G45/G45-technicaldocuments.htm</ref>		Der FSB der [[Intel-4-Serie]]-Chipsatzfamilie für [[Intel Core 2\|Intel-Core-2]]-Prozessoren und Sockel [[LGA775]] besteht aus 32 Adressleitungen, 64 Datenleitungen und Steuer- und Taktleitungen. Die Adressleitungen werden im DDR-Verfahren betrieben (zwei Transfers pro Takt), bei 32 Adressleitungen kann somit in jedem Takt eine 64 Bit umfassende Adresse übertragen werden. Die Datenleitungen laufen im QDR-Verfahren (vier Transfers pro Takt). Damit lassen sich je Takt 4×64 = 256 Bit bzw. 256/8 = 32 Byte übertragen. Die mit dem Chipsatz verwendeten Prozessoren transportieren als kleinste Speichereinheit eine Cache Line (64 Byte) vom und zum RAM, was zwei Takte benötigt. Der Chipsatz unterstützt einen FSB-Takt von 200, 266 oder 333 MHz, multipliziert mit 32 Byte ergibt das auf dem Datenbus eine Datenrate von 6,4 oder 8,5 oder maximal 10,6 Gigabyte/s.<ref>Intel® 4 Series Chipset Family Datasheet, März 2010, Seite 525f http://www.intel.com/Products/Desktop/Chipsets/G45/G45-technicaldocuments.htm</ref>

	== Siehe auch ==		== Siehe auch ==

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	Bei älteren Computersystemen wie [[Sockel 7]], [[Sockel 370]] oder älter läuft der FSB im SDR-Verfahren (''S''ingle ''D''ata ''R''ate = einfache Datenrate) und überträgt ein Datenpaket pro Taktsignal. Eine Angabe wie „FSB 100“ bezeichnet dort auch immer die Taktfrequenz des FSB in MHz (hier 100 MHz).		Bei älteren Computersystemen wie [[Sockel 7]], [[Sockel 370]] oder älter läuft der FSB im SDR-Verfahren (''S''ingle ''D''ata ''R''ate = einfache Datenrate) und überträgt ein Datenpaket pro Taktsignal. Eine Angabe wie „FSB 100“ bezeichnet dort auch immer die Taktfrequenz des FSB in MHz (hier 100 MHz).

⚫	~~===~~ Übliche Taktfrequenzen und Bezeichnungen ~~===~~
	{\| class="wikitable"		{\| class="wikitable"
		⚫	\|+ Übliche Taktfrequenzen und Bezeichnungen
	\|-		\|-
	! Taktfrequenz !! Bezeichnung		! Taktfrequenz !! Bezeichnung
	\|-		\|-
	\|colspan="2"\|~~'''~~DDR-FSB („Doublepumped“)~~'''~~		!colspan="2"\| DDR-FSB („Doublepumped“)
	\|-		\|-
	\| 100 MHz \|\| FSB 200		\| 100 MHz \|\| FSB {{0}}200
	\|-		\|-
	\| 133 MHz \|\| FSB 266		\| 133 MHz \|\| FSB {{0}}266
	\|-		\|-
	\| 166 MHz \|\| FSB 333		\| 166 MHz \|\| FSB {{0}}333
	\|-		\|-
	\| 200 MHz \|\| FSB 400		\| 200 MHz \|\| FSB {{0}}400
	\|-		\|-
	\|colspan="2"\|~~'''~~QDR-FSB („Quadpumped“)~~'''~~		!colspan="2"\| QDR-FSB („Quadpumped“)
	\|-		\|-
	\| 100 MHz \|\| FSB 400		\| 100 MHz \|\| FSB {{0}}400
	\|-		\|-
	\| 133 MHz \|\| FSB 533		\| 133 MHz \|\| FSB {{0}}533
	\|-		\|-
	\| 166 MHz \|\| FSB 667		\| 166 MHz \|\| FSB {{0}}667
	\|-		\|-
	\| 200 MHz \|\| FSB 800		\| 200 MHz \|\| FSB {{0}}800
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	\| 266 MHz \|\| FSB 1066		\| 266 MHz \|\| FSB 1066
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	== Datenrate am Beispiel des Serie-4-Chipsatzes von Intel ==		== Datenrate am Beispiel des Serie-4-Chipsatzes von Intel ==
	Der FSB der Intel~~-Serie~~-4-Chipsatzfamilie für Intel-Core-2-Prozessoren und Sockel LGA775 besteht aus 32 Adressleitungen, 64 Datenleitungen und Steuer- und Taktleitungen. Die Adressleitungen werden im DDR-Verfahren betrieben (zwei Transfers pro Takt), bei 32 Adressleitungen kann somit in jedem Takt eine 64 Bit umfassende Adresse übertragen werden. Die Datenleitungen laufen im QDR-Verfahren (vier Transfers pro Takt). Damit lassen sich je Takt 4×64 = 256 Bit bzw. 256/8 = 32 Byte übertragen. Die mit dem Chipsatz verwendeten Prozessoren transportieren als kleinste Speichereinheit eine Cache Line (64 Byte) vom und zum RAM, was zwei Takte benötigt. Der Chipsatz unterstützt einen FSB-Takt von 200, 266 oder 333 MHz, multipliziert mit 32 Byte ergibt das auf dem Datenbus eine Datenrate von 6,4 oder 8,5 oder maximal 10,6 Gigabyte/s.<ref>Intel® 4 Series Chipset Family Datasheet, März 2010, Seite 525f http://www.intel.com/Products/Desktop/Chipsets/G45/G45-technicaldocuments.htm</ref>		Der FSB der [[Intel-4-Serie]-Chipsatzfamilie für [[Intel Core 2\|Intel-Core-2]]-Prozessoren und Sockel [[LGA775]] besteht aus 32 Adressleitungen, 64 Datenleitungen und Steuer- und Taktleitungen. Die Adressleitungen werden im DDR-Verfahren betrieben (zwei Transfers pro Takt), bei 32 Adressleitungen kann somit in jedem Takt eine 64 Bit umfassende Adresse übertragen werden. Die Datenleitungen laufen im QDR-Verfahren (vier Transfers pro Takt). Damit lassen sich je Takt 4×64 = 256 Bit bzw. 256/8 = 32 Byte übertragen. Die mit dem Chipsatz verwendeten Prozessoren transportieren als kleinste Speichereinheit eine Cache Line (64 Byte) vom und zum RAM, was zwei Takte benötigt. Der Chipsatz unterstützt einen FSB-Takt von 200, 266 oder 333 MHz, multipliziert mit 32 Byte ergibt das auf dem Datenbus eine Datenrate von 6,4 oder 8,5 oder maximal 10,6 Gigabyte/s.<ref>Intel® 4 Series Chipset Family Datasheet, März 2010, Seite 525f http://www.intel.com/Products/Desktop/Chipsets/G45/G45-technicaldocuments.htm</ref>

	== Siehe auch ==		== Siehe auch ==

Computerkid: /* Datenrate am Beispiel des Serie-4-Chipsatzes von Intel */ Wort ergänzt

2018-12-03T15:54:15Z

Datenrate am Beispiel des Serie-4-Chipsatzes von Intel: Wort ergänzt

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	== Datenrate am Beispiel des Serie-4-Chipsatzes von Intel ==		== Datenrate am Beispiel des Serie-4-Chipsatzes von Intel ==
	Der FSB der Intel-Serie-4-Chipsatzfamilie für Intel-Core-2-Prozessoren und Sockel LGA775 besteht aus 32 Adressleitungen, 64 Datenleitungen und Steuer- und Taktleitungen. Die Adressleitungen werden im DDR-Verfahren betrieben (zwei Transfers pro Takt), bei 32 Adressleitungen kann somit jedem Takt eine 64 Bit umfassende Adresse übertragen werden. Die Datenleitungen laufen im QDR-Verfahren (vier Transfers pro Takt). Damit lassen sich je Takt 4×64 = 256 Bit bzw. 256/8 = 32 Byte übertragen. Die mit dem Chipsatz verwendeten Prozessoren transportieren als kleinste Speichereinheit eine Cache Line (64 Byte) vom und zum RAM, was zwei Takte benötigt. Der Chipsatz unterstützt einen FSB-Takt von 200, 266 oder 333 MHz, multipliziert mit 32 Byte ergibt das auf dem Datenbus eine Datenrate von 6,4 oder 8,5 oder maximal 10,6 Gigabyte/s.<ref>Intel® 4 Series Chipset Family Datasheet, März 2010, Seite 525f http://www.intel.com/Products/Desktop/Chipsets/G45/G45-technicaldocuments.htm</ref>		Der FSB der Intel-Serie-4-Chipsatzfamilie für Intel-Core-2-Prozessoren und Sockel LGA775 besteht aus 32 Adressleitungen, 64 Datenleitungen und Steuer- und Taktleitungen. Die Adressleitungen werden im DDR-Verfahren betrieben (zwei Transfers pro Takt), bei 32 Adressleitungen kann somit in jedem Takt eine 64 Bit umfassende Adresse übertragen werden. Die Datenleitungen laufen im QDR-Verfahren (vier Transfers pro Takt). Damit lassen sich je Takt 4×64 = 256 Bit bzw. 256/8 = 32 Byte übertragen. Die mit dem Chipsatz verwendeten Prozessoren transportieren als kleinste Speichereinheit eine Cache Line (64 Byte) vom und zum RAM, was zwei Takte benötigt. Der Chipsatz unterstützt einen FSB-Takt von 200, 266 oder 333 MHz, multipliziert mit 32 Byte ergibt das auf dem Datenbus eine Datenrate von 6,4 oder 8,5 oder maximal 10,6 Gigabyte/s.<ref>Intel® 4 Series Chipset Family Datasheet, März 2010, Seite 525f http://www.intel.com/Products/Desktop/Chipsets/G45/G45-technicaldocuments.htm</ref>

	== Siehe auch ==		== Siehe auch ==

Michaelcmueller: Hervorgehoben, dass die Technik veraltet ist. Absatz über die Funktion von HyperTransport entfernt weil das nicht zum Thema dieses Artikels gehört.

2018-02-06T12:45:21Z

Hervorgehoben, dass die Technik veraltet ist. Absatz über die Funktion von HyperTransport entfernt weil das nicht zum Thema dieses Artikels gehört.

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	[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz\|Chipsatzes]] (FSB grün)]]		[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz\|Chipsatzes]] (FSB grün)]]
	Der '''Front Side Bus''' ('''FSB''') ~~bezeichnet~~ in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]]~~. Der Front Side Bus bezeichnet nicht den Steckplatz des Prozessors~~.		Der '''Front Side Bus''' ('''FSB''') ist in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]].

			Modernere Prozessoren mit integriertem [[Speichercontroller]] (ab [[AMD Athlon 64]] und [[Intel-Core-i-Serie]]) sind nicht mehr über einen klassischen FSB an die Northbridge angebunden, sondern über eine [[HyperTransport]]- bzw. [[Intel QuickPath Interconnect\|QPI]]-Verbindung.

	== Funktion ==		== Funktion ==
	Über die Northbridge sind meist der [[Arbeitsspeicher]] ([[Random-Access Memory\|RAM]]) und der [[Accelerated Graphics Port\|AGP]]-[[Steckplatz]] oder der [[PCI-Express]]-Steckplatz der [[Grafikkarte]] angebunden. Die [[Southbridge]], die über einen [[Bus (Datenverarbeitung)\|Bus]] mit der Northbridge verbunden ist, kontrolliert die [[Eingabe und Ausgabe\|I/O]]-Schnittstellen wie [[Festplattenlaufwerk\|Festplatten]]-, [[Universal Serial Bus\|USB]]- oder [[Rechnernetz\|Netzwerk]]-Schnittstellen. Der FSB gibt den Takt aller angesprochenen Komponenten vor, der mittels Teiler und Multiplikatoren verändert werden kann (Beispiel: Prozessortakt = FSB × CPU-Multiplikator).		Über die Northbridge sind meist der [[Arbeitsspeicher]] ([[Random-Access Memory\|RAM]]) und der [[Accelerated Graphics Port\|AGP]]-[[Steckplatz]] oder der [[PCI-Express]]-Steckplatz der [[Grafikkarte]] angebunden. Die [[Southbridge]], die über einen [[Bus (Datenverarbeitung)\|Bus]] mit der Northbridge verbunden ist, kontrolliert die [[Eingabe und Ausgabe\|I/O]]-Schnittstellen wie [[Festplattenlaufwerk\|Festplatten]]-, [[Universal Serial Bus\|USB]]- oder [[Rechnernetz\|Netzwerk]]-Schnittstellen. Der FSB gibt den Takt aller angesprochenen Komponenten vor, der mittels Teiler und Multiplikatoren verändert werden kann (Beispiel: Prozessortakt = FSB × CPU-Multiplikator).

	Neuere Prozessoren mit integriertem [[Speichercontroller]] (z. B. [[AMD Athlon 64\|Athlon 64]], [[AMD Opteron\|Opteron]], [[AMD A-Serie]] APUs oder [[Intel Core i7]], [[Intel Xeon (Nehalem)\|Intel Xeon]]) sind nicht mehr über einen klassischen FSB an die Northbridge angebunden, sondern über eine [[HyperTransport]]- bzw. [[Intel QuickPath Interconnect\|QPI]]-Verbindung. Der Takt von HyperTransport ist dabei über einen Multiplikator und den Referenztakt von 200 MHz festgelegt. Häufig wird dieser Takt fälschlicherweise als „FSB“ bezeichnet. Von dem Referenztakt hängen aber nicht nur der Takt der HyperTransport-Verbindung ab, sondern auch derjenige des Prozessors (Prozessortakt = Referenztakt × CPU-Multiplikator). Probleme wie [[Asynchron\|asynchroner]] Takt zwischen Hauptspeicher und FSB gehören durch die Integration des Speichercontrollers in den Hauptprozessor der Vergangenheit an.

	Als Leistung des Front Side Bus wird in der Regel die Taktfrequenz des Busses angegeben, bei [[Double Data Rate\|DDR]]- beziehungsweise [[Double Data Rate\|QDR]]-Bussen das entsprechende Vielfache<!-- (s. u.)-->. Die Datenbreite oder maximale Übertragungsrate wird dagegen meist nicht als charakteristisches Merkmal angegeben.		Als Leistung des Front Side Bus wird in der Regel die Taktfrequenz des Busses angegeben, bei [[Double Data Rate\|DDR]]- beziehungsweise [[Double Data Rate\|QDR]]-Bussen das entsprechende Vielfache<!-- (s. u.)-->. Die Datenbreite oder maximale Übertragungsrate wird dagegen meist nicht als charakteristisches Merkmal angegeben.

Joschi71: Änderungen von 5.10.9.4 (Diskussion) auf die letzte Version von Miessen zurückgesetzt

2016-11-29T13:25:35Z

Änderungen von 5.10.9.4 (Diskussion) auf die letzte Version von Miessen zurückgesetzt

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	[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz\|Chipsatzes]] (FSB grün)]]		[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz\|Chipsatzes]] (FSB grün)]]
	Der '''Front Side Bus ~~amk~~''' ('''FSB''') bezeichnet in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]]. Der Front Side Bus bezeichnet nicht den Steckplatz des Prozessors.		Der '''Front Side Bus''' ('''FSB''') bezeichnet in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]]. Der Front Side Bus bezeichnet nicht den Steckplatz des Prozessors.

	== Funktion ==		== Funktion ==

5.10.9.4 am 29. November 2016 um 13:20 Uhr

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	[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz\|Chipsatzes]] (FSB grün)]]		[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz\|Chipsatzes]] (FSB grün)]]
	Der '''Front Side Bus''' ('''FSB''') bezeichnet in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]]. Der Front Side Bus bezeichnet nicht den Steckplatz des Prozessors.		Der '''Front Side Bus amk''' ('''FSB''') bezeichnet in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]]. Der Front Side Bus bezeichnet nicht den Steckplatz des Prozessors.

	== Funktion ==		== Funktion ==

Miessen: forma

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forma

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	[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz\|Chipsatzes]] (FSB grün)]]		[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz\|Chipsatzes]] (FSB grün)]]
	Der '''Front Side Bus''' ('''FSB''') bezeichnet in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]].		Der '''Front Side Bus''' ('''FSB''') bezeichnet in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]]. Der Front Side Bus bezeichnet nicht den Steckplatz des Prozessors.
	Der "Front Side Bus" bezeichnet nicht den Steckplatz des Prozessors.

	== Funktion ==		== Funktion ==

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	[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz\|Chipsatzes]] (FSB grün)]]		[[Datei:Chipset schematic.svg\|mini\|Schema eines [[Chipsatz\|Chipsatzes]] (FSB grün)]]
	Der '''Front Side Bus''' ('''FSB''') bezeichnet in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]].		Der '''Front Side Bus''' ('''FSB''') bezeichnet in der [[Computertechnik]] eine [[Schnittstelle]] zwischen dem [[Hauptprozessor]] (CPU) und der [[Northbridge]].
			Der "Front Side Bus" bezeichnet nicht den Steckplatz des Prozessors.

	== Funktion ==		== Funktion ==