Dynamic Random Access Memory - Versionsgeschichte

Joschi71: /* Einleitung */ Tippfehler korrigiert

2024-12-12T21:46:43Z

Einleitung: Tippfehler korrigiert

← Nächstältere Version		Version vom 12. Dezember 2024, 23:46 Uhr
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	Die Hersteller von Speicher versuchen kontinuierlich, den Energiebedarf zu senken, indem die Verluste durch Umladen wie auch Leckströme minimiert werden. Beide hängen von der Versorgungsspannung ab.		Die Hersteller von Speicher versuchen kontinuierlich, den Energiebedarf zu senken, indem die Verluste durch Umladen wie auch Leckströme minimiert werden. Beide hängen von der Versorgungsspannung ab.

	Während der 1998 eingeführte [[DDR-SDRAM]] noch mit 2,5 Volt betrieben wurde, wurde [[DDR2-SDRAM]] mit 1,8 Volt, [[DDR3-SDRAM]] mit 1,5 Volt und der 2014 ~~eingeführten~~ [[DDR-SDRAM#DDR4-SDRAM\|DDR4-SDRAM]] mit 1,2 Volt betrieben.		Während der 1998 eingeführte [[DDR-SDRAM]] noch mit 2,5 Volt betrieben wurde, wurde [[DDR2-SDRAM]] mit 1,8 Volt, [[DDR3-SDRAM]] mit 1,5 Volt und der 2014 eingeführte [[DDR-SDRAM#DDR4-SDRAM\|DDR4-SDRAM]] mit 1,2 Volt betrieben.

	Ein DRAM ist entweder als eigenständiger [[integrierter Schaltkreis]] ausgeführt oder als Speicherzelle Teil eines größeren Chips.		Ein DRAM ist entweder als eigenständiger [[integrierter Schaltkreis]] ausgeführt oder als Speicherzelle Teil eines größeren Chips.

2003:C3:6735:D00:2959:5139:32C4:6AFB: /* Geschichte */

2024-08-29T21:46:48Z

Geschichte

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	! DRAM-Typ		! DRAM-Typ
	\|-		\|-
	\| align="center" \| 1999 \|\| {{0}}~~830…1880~~ \|\| RDRAM ([[Rambus Dynamic Random Access Memory\|Rambus Dynamic RAM]])		\| align="center" \| 1999 \|\| {{0}}625…1875 \|\| RDRAM ([[Rambus Dynamic Random Access Memory\|Rambus Dynamic RAM]])
	\|-		\|-
	\| align="center" \| 2000 \|\| 2500…5000 \|\| [[DDR-SDRAM]] (Double Data Rate SDRAM)		\| align="center" \| 2000 \|\| 2500…5000 \|\| [[DDR-SDRAM]] (Double Data Rate SDRAM)
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	\| align="center" \| 2003 \|\| 1000…1250 \|\| [[GDDR-SDRAM#GDDR2\|GDDR2-SDRAM]] (Graphics Double Data Rate)		\| align="center" \| 2003 \|\| 1000…1250 \|\| [[GDDR-SDRAM#GDDR2\|GDDR2-SDRAM]] (Graphics Double Data Rate)
	\|-		\|-
	\| align="center" \| 2004 \|\| {{0}}~~940…2500~~ \|\| [[DDR-SDRAM#DDR2-SDRAM\|DDR2-SDRAM]]		\| align="center" \| 2004 \|\| {{0}}937,5…2500 \|\| [[DDR-SDRAM#DDR2-SDRAM\|DDR2-SDRAM]]
	\|- style="background:#EEFFEE;"		\|- style="background:#EEFFEE;"
	\| align="center" \| 2004 \|\| {{0}}380…710 \|\| [[GDDR-SDRAM#GDDR3\|GDDR3-SDRAM]]		\| align="center" \| 2004 \|\| {{0}}380…710 \|\| [[GDDR-SDRAM#GDDR3\|GDDR3-SDRAM]]
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	\| align="center" \| 2006 \|\| {{0}}440…500 \|\| [[GDDR-SDRAM#GDDR4\|GDDR4-SDRAM]]		\| align="center" \| 2006 \|\| {{0}}440…500 \|\| [[GDDR-SDRAM#GDDR4\|GDDR4-SDRAM]]
	\|-		\|-
	\| align="center" \| 2007 \|\| {{0}}~~470…1250~~ \|\| [[DDR-SDRAM#DDR3-SDRAM\|DDR3-SDRAM]]		\| align="center" \| 2007 \|\| {{0}}375…1250 \|\| [[DDR-SDRAM#DDR3-SDRAM\|DDR3-SDRAM]]
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	\|-		\|-
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	\|}		\|}

2003:C3:6735:D00:2959:5139:32C4:6AFB: /* Geschichte */

2024-08-29T21:37:40Z

Geschichte

← Nächstältere Version		Version vom 29. August 2024, 23:37 Uhr
Zeile 202:		Zeile 202:
	== Geschichte ==		== Geschichte ==
	{\| class="wikitable float-right"		{\| class="wikitable float-right"
	\|+Produktgenerationen von DRAMs		\|+ Produktgenerationen von DRAMs
	\|- class="hintergrundfarbe6"		\|- class="hintergrundfarbe6"
	!Jahr der<br />Einführung		! Jahr der<br />Einführung
	!~~typ.~~ Burstrate<br />(ns)		! Burstrate<br />(ns)
	!DRAM-Typ		! DRAM-Typ
	\|-		\|-
	\| align="center" \| 1970		\| align="center" \| 1970 \|\| 60…350 \|\| klassischer DRAM
	\| {{0\|00,}}60…300
	\| klassischer DRAM
	\|-		\|-
	\| align="center" \| 1987		\| align="center" \| 1987 \|\| 40…50 \|\| FPM-DRAM ([[Fast Page Mode DRAM]])
	\| {{0\|00,}}40…50
	\| FPM-DRAM ([[Fast Page Mode DRAM]])
	\|-		\|-
			\| align="center" \| 1995 \|\| 12…30 \|\| EDO-RAM ([[Extended Data Output Random Access Memory\|Extended Data Output RAM]])<ref>[https://www.mouser.com/catalog/specsheets/issi_IS41C16256.pdf Datenblatt]</ref>
	\| align="center" \| 1995
	\| {{0\|00,}}20…30
	\| EDO-RAM ([[Extended Data Output Random Access Memory\|Extended Data Output RAM]])
	\|-		\|-
		⚫	\| align="center" \| 1997 \|\| {{0}}5,5…15 \|\| SDRAM ([[Synchronous Dynamic Random Access Memory\|Synchronous Dynamic RAM]])
	\| align="center" \| 1997
			\|- class="hintergrundfarbe6"
	\| {{0\|000,}}6…15
			! Jahr der<br />Einführung
⚫	\| SDRAM ([[Synchronous Dynamic Random Access Memory\|Synchronous Dynamic RAM]])
			! Burstrate<br />(ps)
			! DRAM-Typ
	\|-		\|-
	\| align="center" \| 1999		\| align="center" \| 1999 \|\| {{0}}830…1880 \|\| RDRAM ([[Rambus Dynamic Random Access Memory\|Rambus Dynamic RAM]])
	\| {{0}}0,83…1,88
	\| RDRAM ([[Rambus Dynamic Random Access Memory\|Rambus Dynamic RAM]])
	\|-		\|-
	\| align="center" \| 2000		\| align="center" \| 2000 \|\| 2500…5000 \|\| [[DDR-SDRAM]] (Double Data Rate SDRAM)
	\| {{0}}2,50…5,00
	\| [[DDR-SDRAM]] (Double Data Rate SDRAM)
	\|- style="background:#EEFFEE;"		\|- style="background:#EEFFEE;"
	\| align="center" \| 2003		\| align="center" \| 2003 \|\| 1000…1250 \|\| [[GDDR-SDRAM#GDDR2\|GDDR2-SDRAM]] (Graphics Double Data Rate)
	\| {{0}}1,00…1,25
	\| [[GDDR-SDRAM#GDDR2\|GDDR2-SDRAM]] (Graphics Double Data Rate)
	\|-		\|-
	\| align="center" \| 2004		\| align="center" \| 2004 \|\| {{0}}940…2500 \|\| [[DDR-SDRAM#DDR2-SDRAM\|DDR2-SDRAM]]
	\| {{0}}0,94…2,50
	\| [[DDR-SDRAM#DDR2-SDRAM\|DDR2-SDRAM]]
	\|- style="background:#EEFFEE;"		\|- style="background:#EEFFEE;"
	\| align="center" \| 2004		\| align="center" \| 2004 \|\| {{0}}380…710 \|\| [[GDDR-SDRAM#GDDR3\|GDDR3-SDRAM]]
	\| {{0}}0,38…0,71
	\| [[GDDR-SDRAM#GDDR3\|GDDR3-SDRAM]]
	\|- style="background:#EEFFEE;"		\|- style="background:#EEFFEE;"
	\| align="center" \| 2006		\| align="center" \| 2006 \|\| {{0}}440…500 \|\| [[GDDR-SDRAM#GDDR4\|GDDR4-SDRAM]]
	\| {{0}}0,44…0,50
	\| [[GDDR-SDRAM#GDDR4\|GDDR4-SDRAM]]
	\|-		\|-
	\| align="center" \| 2007		\| align="center" \| 2007 \|\| {{0}}470…1250 \|\| [[DDR-SDRAM#DDR3-SDRAM\|DDR3-SDRAM]]
	\| {{0}}0,47…1,25
	\| [[DDR-SDRAM#DDR3-SDRAM\|DDR3-SDRAM]]
	\|- style="background:#EEFFEE;"		\|- style="background:#EEFFEE;"
	\| align="center" \| 2008		\| align="center" \| 2008 \|\| {{0}}120…270 \|\| [[GDDR-SDRAM#GDDR5\|GDDR5-SDRAM]]
	\| {{0}}0,12…0,27
	\| [[GDDR-SDRAM#GDDR5\|GDDR5-SDRAM]]
	\|-		\|-
	\| align="center" \| 2012		\| align="center" \| 2012 \|\| {{0}}250…625 \|\| [[DDR-SDRAM#DDR4-SDRAM\|DDR4-SDRAM]]
	\| {{0}}0,25…0,62
	\| [[DDR-SDRAM#DDR4-SDRAM\|DDR4-SDRAM]]
	\|- style="background:#EEFFEE;"		\|- style="background:#EEFFEE;"
	\| align="center" \| 2016		\| align="center" \| 2016 \|\| {{0\|00}}70…100 \|\| [[GDDR-SDRAM#GDDR5X\|GDDR5X-SDRAM]]
	\| {{0}}0,07…0,10
	\| [[GDDR-SDRAM#GDDR5X\|GDDR5X-SDRAM]]
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	\| {{0}}0,07
	\| [[GDDR-SDRAM#GDDR6\|GDDR6-SDRAM]]
	\|}		\|}

OS: /* Adressdekodierung */ Link

2024-08-15T18:58:46Z

Adressdekodierung: Link

← Nächstältere Version		Version vom 15. August 2024, 20:58 Uhr
Zeile 66:		Zeile 66:
	Die Dekodierung der Spaltenadresse und die Auswahl der auszulesenden Daten ist ein zweistufiger Prozess. In einem ersten Schritt werden die ''m'' Adressleitungen der Spaltenadresse dem ''Spaltendekoder'' zugeführt. Dieser wählt aus den üblicherweise 2<sup>''m''</sup> angeschlossenen Spaltenauswahlleitungen eine aus und aktiviert diese. Damit werden – je nach ''Breite'' des Speichers – ''k'' Bitleitungen gleichzeitig ausgewählt. In einem zweiten Schritt wird im Block ''Spaltenauswahl'' diese Untermenge von ''k'' Bitleitungen aus der Menge der insgesamt ''k'' · 2<sup>''m''</sup> Bitleitungen mit den ''k'' Datenleitungen Richtung Außenwelt verbunden. Diese werden abschließend von einem weiteren Schreib-Lese-Verstärker (nicht eingezeichnet) verstärkt.		Die Dekodierung der Spaltenadresse und die Auswahl der auszulesenden Daten ist ein zweistufiger Prozess. In einem ersten Schritt werden die ''m'' Adressleitungen der Spaltenadresse dem ''Spaltendekoder'' zugeführt. Dieser wählt aus den üblicherweise 2<sup>''m''</sup> angeschlossenen Spaltenauswahlleitungen eine aus und aktiviert diese. Damit werden – je nach ''Breite'' des Speichers – ''k'' Bitleitungen gleichzeitig ausgewählt. In einem zweiten Schritt wird im Block ''Spaltenauswahl'' diese Untermenge von ''k'' Bitleitungen aus der Menge der insgesamt ''k'' · 2<sup>''m''</sup> Bitleitungen mit den ''k'' Datenleitungen Richtung Außenwelt verbunden. Diese werden abschließend von einem weiteren Schreib-Lese-Verstärker (nicht eingezeichnet) verstärkt.

	Um das [[Übersprechen]] zwischen benachbarten Speicherzellen und ihren Zuleitungen zu begrenzen, werden die Adressen bei der Dekodierung üblicherweise ''verwürfelt'', und zwar nach einer standardisierten Regel, so dass sie nicht in der Reihenfolge ihrer binären Wertigkeit in der physischen Anordnung wiederzufinden sind.		Um das [[Übersprechen]] zwischen benachbarten Speicherzellen und ihren Zuleitungen zu begrenzen, werden die Adressen bei der Dekodierung üblicherweise ''[[Verwürfelung\|verwürfelt]]'', und zwar nach einer standardisierten Regel, so dass sie nicht in der Reihenfolge ihrer binären Wertigkeit in der physischen Anordnung wiederzufinden sind.

	== Interne Abläufe ==		== Interne Abläufe ==

Aka: /* Geschichte */ Tippfehler entfernt

2024-08-11T19:58:57Z

Geschichte: Tippfehler entfernt

← Nächstältere Version		Version vom 11. August 2024, 21:58 Uhr
Zeile 271:		Zeile 271:
	Der erste kommerziell erhältliche DRAM-Chip war 1970 der von [[Intel]] vorgestellte Typ [[Intel 1103\|1103]]. Er enthielt 1024 Speicherzellen (1 [[Binärpräfix\|KiBit]]). Das Prinzip der DRAM-Speicherzelle wurde 1966 von [[Robert H. Dennard]] am [[Thomas J. Watson Research Center]] von [[International Business Machines\|IBM]] entwickelt.		Der erste kommerziell erhältliche DRAM-Chip war 1970 der von [[Intel]] vorgestellte Typ [[Intel 1103\|1103]]. Er enthielt 1024 Speicherzellen (1 [[Binärpräfix\|KiBit]]). Das Prinzip der DRAM-Speicherzelle wurde 1966 von [[Robert H. Dennard]] am [[Thomas J. Watson Research Center]] von [[International Business Machines\|IBM]] entwickelt.

	Seither stieg die Kapazität eines DRAM-Chips um den Faktor 8 ~~Million~~ und die Zugriffszeit verkürzte sich auf ein Hundertstel. Beispielsweise besaßen DRAM-ICs in 2014 Kapazitäten von bis zu 8 GiBit (Single-Die) bzw. 16 GiBit (Twin-Die) und Zugriffszeiten von 6 ns. Die Produktion von DRAM-Speicherchips gehört zu den umsatzstärksten Segmenten der Halbleiterindustrie. Mit den Produkten wird spekuliert; es existiert ein [[Spotmarkt]].		Seither stieg die Kapazität eines DRAM-Chips um den Faktor 8 Millionen und die Zugriffszeit verkürzte sich auf ein Hundertstel. Beispielsweise besaßen DRAM-ICs in 2014 Kapazitäten von bis zu 8 GiBit (Single-Die) bzw. 16 GiBit (Twin-Die) und Zugriffszeiten von 6 ns. Die Produktion von DRAM-Speicherchips gehört zu den umsatzstärksten Segmenten der Halbleiterindustrie. Mit den Produkten wird spekuliert; es existiert ein [[Spotmarkt]].

	Anfangs wurden DRAM-Speicher aus einzelnen Speicherbausteinen (Chips) in DIL-Bauform aufgebaut. Für 16 KiB Arbeitsspeicher (zum Beispiel im [[Atari 800 XL\|Atari 600XL]] oder [[CBM-8000-Serie\|CBM 8032]]) wurden 8 Speicherbausteine vom Typ 4116 (16384 Zellen zu 1 Bit) oder zwei Bausteine vom Typ 4416 (16384 Zellen zu 4 Bit) gebraucht. Für 64 KiB wurden 8 Bausteine vom Typ 4164 ([[C64]]-I) oder 2 Bausteine vom Typ 41464 (C64-II) gebraucht.		Anfangs wurden DRAM-Speicher aus einzelnen Speicherbausteinen (Chips) in DIL-Bauform aufgebaut. Für 16 KiB Arbeitsspeicher (zum Beispiel im [[Atari 800 XL\|Atari 600XL]] oder [[CBM-8000-Serie\|CBM 8032]]) wurden 8 Speicherbausteine vom Typ 4116 (16384 Zellen zu 1 Bit) oder zwei Bausteine vom Typ 4416 (16384 Zellen zu 4 Bit) gebraucht. Für 64 KiB wurden 8 Bausteine vom Typ 4164 ([[C64]]-I) oder 2 Bausteine vom Typ 41464 (C64-II) gebraucht.

Invisigoth67: form

2024-06-28T15:12:37Z

form

Hutch: doppelte Namens-, Werks- oder Zitatauszeichnungen korrigiert

2023-11-18T04:49:40Z

doppelte Namens-, Werks- oder Zitatauszeichnungen korrigiert

BaboonOSX: "Heute (2014)" ist fast 10 Jahre her. Sprachlich angepasst.

2023-09-22T05:58:53Z

"Heute (2014)" ist fast 10 Jahre her. Sprachlich angepasst.

← Nächstältere Version		Version vom 22. September 2023, 07:58 Uhr
Zeile 271:		Zeile 271:
	Der erste kommerziell erhältliche DRAM-Chip war 1970 der von [[Intel]] vorgestellte Typ [[Intel 1103\|1103]]. Er enthielt 1024 Speicherzellen (1 [[Binärpräfix\|KiBit]]). Das Prinzip der DRAM-Speicherzelle wurde 1966 von [[Robert H. Dennard]] am [[Thomas J. Watson Research Center]] von [[International Business Machines\|IBM]] entwickelt.		Der erste kommerziell erhältliche DRAM-Chip war 1970 der von [[Intel]] vorgestellte Typ [[Intel 1103\|1103]]. Er enthielt 1024 Speicherzellen (1 [[Binärpräfix\|KiBit]]). Das Prinzip der DRAM-Speicherzelle wurde 1966 von [[Robert H. Dennard]] am [[Thomas J. Watson Research Center]] von [[International Business Machines\|IBM]] entwickelt.

	Seither stieg die Kapazität eines DRAM-Chips um den Faktor 8 Million und die Zugriffszeit verkürzte sich auf ein Hundertstel. ~~Heute~~ ~~(2014) besitzen~~ DRAM-ICs Kapazitäten von bis zu 8 GiBit (Single-Die) bzw. 16 GiBit (Twin-Die) und Zugriffszeiten von 6 ns. Die Produktion von DRAM-Speicherchips gehört zu den umsatzstärksten Segmenten der Halbleiterindustrie. Mit den Produkten wird spekuliert; es existiert ein [[Spotmarkt]].		Seither stieg die Kapazität eines DRAM-Chips um den Faktor 8 Million und die Zugriffszeit verkürzte sich auf ein Hundertstel. Beispielsweise besaßen DRAM-ICs in 2014 Kapazitäten von bis zu 8 GiBit (Single-Die) bzw. 16 GiBit (Twin-Die) und Zugriffszeiten von 6 ns. Die Produktion von DRAM-Speicherchips gehört zu den umsatzstärksten Segmenten der Halbleiterindustrie. Mit den Produkten wird spekuliert; es existiert ein [[Spotmarkt]].

	Anfangs wurden DRAM-Speicher aus einzelnen Speicherbausteinen (Chips) in DIL-Bauform aufgebaut. Für 16 KiB Arbeitsspeicher (zum Beispiel im [[Atari 800 XL\|Atari 600XL]] oder [[CBM-8000-Serie\|CBM 8032]]) wurden 8 Speicherbausteine vom Typ 4116 (16384 Zellen zu 1 Bit) oder zwei Bausteine vom Typ 4416 (16384 Zellen zu 4 Bit) gebraucht. Für 64 KiB wurden 8 Bausteine vom Typ 4164 ([[C64]]-I) oder 2 Bausteine vom Typ 41464 (C64-II) gebraucht.		Anfangs wurden DRAM-Speicher aus einzelnen Speicherbausteinen (Chips) in DIL-Bauform aufgebaut. Für 16 KiB Arbeitsspeicher (zum Beispiel im [[Atari 800 XL\|Atari 600XL]] oder [[CBM-8000-Serie\|CBM 8032]]) wurden 8 Speicherbausteine vom Typ 4116 (16384 Zellen zu 1 Bit) oder zwei Bausteine vom Typ 4416 (16384 Zellen zu 4 Bit) gebraucht. Für 64 KiB wurden 8 Bausteine vom Typ 4164 ([[C64]]-I) oder 2 Bausteine vom Typ 41464 (C64-II) gebraucht.

Thomas Dresler: Kommaswetzung

2023-03-18T11:25:08Z

Kommaswetzung

← Nächstältere Version		Version vom 18. März 2023, 13:25 Uhr
Zeile 75:		Zeile 75:

	=== Aktivierung einer Speicherzeile ===		=== Aktivierung einer Speicherzeile ===
	* Aus der bei einem ''Activate'' übergebenen Bank- und Zeilenadresse (vgl. Diagramme zum „Burst Read“-Zugriff) wird zunächst ermittelt in welcher Bank und ggf. in welchem Speicherblock sich die angegebene Zeile befindet.		* Aus der bei einem ''Activate'' übergebenen Bank- und Zeilenadresse (vgl. Diagramme zum „Burst Read“-Zugriff) wird zunächst ermittelt, in welcher Bank und ggf. in welchem Speicherblock sich die angegebene Zeile befindet.
	* Die Schalter zur 'Bitleitungsvorladung' werden geöffnet. Die bis dahin auf halbe Bitleitungsspannung aufgeladenen Bitleitungen sind damit von jeder Spannungsquelle abgekoppelt.		* Die Schalter zur 'Bitleitungsvorladung' werden geöffnet. Die bis dahin auf halbe Bitleitungsspannung aufgeladenen Bitleitungen sind damit von jeder Spannungsquelle abgekoppelt.
	* An die Wortleitung wird eine positive Spannung angelegt. Die Transistoren des Zellenfeldes werden somit leitend. Durch die langen Wortleitungen kann dieser Vorgang mehrere Nanosekunden andauern und ist somit einer der Gründe für die „Langsamkeit“ eines DRAMs.		* An die Wortleitung wird eine positive Spannung angelegt. Die Transistoren des Zellenfeldes werden somit leitend. Durch die langen Wortleitungen kann dieser Vorgang mehrere Nanosekunden andauern und ist somit einer der Gründe für die „Langsamkeit“ eines DRAMs.

2003:E1:671B:B100:64B5:AA82:3364:C897: /* Aufbau einer Speicherzeile („Page“) */

2022-12-29T01:00:23Z

Aufbau einer Speicherzeile („Page“)

← Nächstältere Version		Version vom 29. Dezember 2022, 03:00 Uhr
Zeile 46:		Zeile 46:
	[[Datei:DRAM Page.png\|mini\|upright=2\|Zusammenschaltung mehrerer Speicherzellen zu einer Speicherzeile]]		[[Datei:DRAM Page.png\|mini\|upright=2\|Zusammenschaltung mehrerer Speicherzellen zu einer Speicherzeile]]

	Durch Anschließen weiterer Speicherzellen an eine Wortleitung erhält man eine ''Speicherzeile'', die üblicherweise als Seite (englisch {{lang\|en\|''page''}}) bezeichnet wird. Das Charakteristische an einer Zeile ist die Eigenschaft, dass alle zugehörigen Zellen bei der Aktivierung einer Wortleitung (rot dargestellt) ihren gespeicherten Inhalt gleichzeitig auf die ihnen zugeordnete Bitleitung (blau dargestellt) ausgeben. Eine übliche Pagegröße liegt bei 1 [[Binärpräfix\|Ki]], ~~2 Ki,~~ 4 Ki (…) Zellen.		Durch Anschließen weiterer Speicherzellen an eine Wortleitung erhält man eine ''Speicherzeile'', die üblicherweise als Seite (englisch {{lang\|en\|''page''}}) bezeichnet wird. Das Charakteristische an einer Zeile ist die Eigenschaft, dass alle zugehörigen Zellen bei der Aktivierung einer Wortleitung (rot dargestellt) ihren gespeicherten Inhalt gleichzeitig auf die ihnen zugeordnete Bitleitung (blau dargestellt) ausgeben. Eine übliche Pagegröße liegt bei 1 [[Binärpräfix\|Ki]] bis 16 Ki (…) Zellen.

	=== Aufbau eines Zellenfeldes ===		=== Aufbau eines Zellenfeldes ===

← Nächstältere Version		Version vom 28. Juni 2024, 17:12 Uhr
Zeile 1:		Zeile 1:
	{{Weiterleitungshinweis\|DRAM\|Weitere Bedeutungen sind unter [[Dram]] aufgeführt.}}		{{Weiterleitungshinweis\|DRAM\|Weitere Bedeutungen sind unter [[Dram]] aufgeführt.}}
	[[Datei:NeXTcube motherboard.jpg\|mini\|~~upright~~=1.6\|[[Hauptplatine]] des [[NeXTcube]] von 1990. Links oben 16 Speicherbänke für DRAM-Module (max. je 4 MB) des Hauptspeichers, unten rechts der Mitte acht kleinere Dual-ported-RAM-Speichermodule für 256 kiB [[Video Random Access Memory\|VRAM]].]]		[[Datei:NeXTcube motherboard.jpg\|mini\|hochkant=1.6\|[[Hauptplatine]] des [[NeXTcube]] von 1990. Links oben 16 Speicherbänke für DRAM-Module (max. je 4 MB) des Hauptspeichers, unten rechts der Mitte acht kleinere Dual-ported-RAM-Speichermodule für 256 kiB [[Video Random Access Memory\|VRAM]].]]

	'''Dynamic Random Access Memory''' ('''DRAM''') oder der halb eingedeutschte Begriff '''dynamisches RAM''' bezeichnet eine Technologie für einen elektronischen [[Halbleiterspeicher\|Speicherbaustein]] mit wahlfreiem Zugriff ([[Random-Access Memory]], RAM), der hauptsächlich in [[Computer]]n eingesetzt wird, jedoch auch in anderen elektronischen Geräten wie zum Beispiel [[Drucker (Gerät)\|Druckern]] zur Anwendung kommt. Das speichernde Element ist dabei ein [[Kondensator (Elektrotechnik)\|Kondensator]], der entweder geladen oder entladen ist. Über einen Schalt[[transistor]] wird er zugänglich und entweder ausgelesen oder mit neuem Inhalt beschrieben.		'''Dynamic Random Access Memory''' ('''DRAM''') oder der halb eingedeutschte Begriff '''dynamisches RAM''' bezeichnet eine Technologie für einen elektronischen [[Halbleiterspeicher\|Speicherbaustein]] mit wahlfreiem Zugriff ([[Random-Access Memory]], RAM), der hauptsächlich in [[Computer]]n eingesetzt wird, jedoch auch in anderen elektronischen Geräten wie zum Beispiel [[Drucker (Gerät)\|Druckern]] zur Anwendung kommt. Das speichernde Element ist dabei ein [[Kondensator (Elektrotechnik)\|Kondensator]], der entweder geladen oder entladen ist. Über einen Schalt[[transistor]] wird er zugänglich und entweder ausgelesen oder mit neuem Inhalt beschrieben.
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	</gallery>		</gallery>

	[[Datei:DRAM Zelle.png\|mini\|~~upright~~=0.8\|Prinzipieller Aufbau einer Speicherzelle aus einem Transistor und einem Kondensator (1T1C-Zelle)]]		[[Datei:DRAM Zelle.png\|mini\|hochkant=0.8\|Prinzipieller Aufbau einer Speicherzelle aus einem Transistor und einem Kondensator (1T1C-Zelle)]]

	Der in der nebenstehenden Abbildung eingezeichnete obere Anschluss wird entweder auf die Bit-Leitungsspannung ''V''<sub>BL</sub> aufgeladen oder entladen (0 V). Der untere Anschluss aller Kondensatoren wird gemeinsam an eine Spannungsquelle angeschlossen, welche idealerweise eine Spannung von ''V''<sub>Pl</sub> = 1/2 · ''V''<sub>BL</sub> besitzt. Dadurch lässt sich die Maximalfeldstärke im [[Dielektrikum]] des Kondensators halbieren.		Der in der nebenstehenden Abbildung eingezeichnete obere Anschluss wird entweder auf die Bit-Leitungsspannung ''V''<sub>BL</sub> aufgeladen oder entladen (0 V). Der untere Anschluss aller Kondensatoren wird gemeinsam an eine Spannungsquelle angeschlossen, welche idealerweise eine Spannung von ''V''<sub>Pl</sub> = 1/2 · ''V''<sub>BL</sub> besitzt. Dadurch lässt sich die Maximalfeldstärke im [[Dielektrikum]] des Kondensators halbieren.
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	=== Aufbau einer Speicherzeile („Page“) ===		=== Aufbau einer Speicherzeile („Page“) ===
	[[Datei:DRAM Page.png\|mini\|~~upright~~=2\|Zusammenschaltung mehrerer Speicherzellen zu einer Speicherzeile]]		[[Datei:DRAM Page.png\|mini\|hochkant=2\|Zusammenschaltung mehrerer Speicherzellen zu einer Speicherzeile]]

	Durch Anschließen weiterer Speicherzellen an eine Wortleitung erhält man eine ''Speicherzeile'', die üblicherweise als Seite (englisch {{lang\|en\|''page''}}) bezeichnet wird. Das Charakteristische an einer Zeile ist die Eigenschaft, dass alle zugehörigen Zellen bei der Aktivierung einer Wortleitung (rot dargestellt) ihren gespeicherten Inhalt gleichzeitig auf die ihnen zugeordnete Bitleitung (blau dargestellt) ausgeben. Eine übliche Pagegröße liegt bei 1 [[Binärpräfix\|Ki]] bis 16 Ki (…) Zellen.		Durch Anschließen weiterer Speicherzellen an eine Wortleitung erhält man eine ''Speicherzeile'', die üblicherweise als Seite (englisch {{lang\|en\|''page''}}) bezeichnet wird. Das Charakteristische an einer Zeile ist die Eigenschaft, dass alle zugehörigen Zellen bei der Aktivierung einer Wortleitung (rot dargestellt) ihren gespeicherten Inhalt gleichzeitig auf die ihnen zugeordnete Bitleitung (blau dargestellt) ausgeben. Eine übliche Pagegröße liegt bei 1 [[Binärpräfix\|Ki]] bis 16 Ki (…) Zellen.

	=== Aufbau eines Zellenfeldes ===		=== Aufbau eines Zellenfeldes ===
	[[Datei:DRAM Zellenfeld.png\|mini\|~~upright~~=2\|Zweidimensionale Zusammenschaltung von Speicherzellen zu einem Zellenfeld]]		[[Datei:DRAM Zellenfeld.png\|mini\|hochkant=2\|Zweidimensionale Zusammenschaltung von Speicherzellen zu einem Zellenfeld]]

	Die Speicherzellen sind in einer Matrixanordnung verschaltet: 'Wortleitungen' verbinden alle Steuerelektroden der Auswahltransistoren in einer Zeile, Bitleitungen verbinden alle Drain-Gebiete der Auswahltransistoren einer Spalte.		Die Speicherzellen sind in einer Matrixanordnung verschaltet: 'Wortleitungen' verbinden alle Steuerelektroden der Auswahltransistoren in einer Zeile, Bitleitungen verbinden alle Drain-Gebiete der Auswahltransistoren einer Spalte.
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	=== Adressdekodierung ===		=== Adressdekodierung ===
	[[Datei:DRAM Adressdekodierung.png\|mini\|~~upright~~=1.6\|Prinzipieller Aufbau der Zeilen- und Spaltenadressdekodierung für ein Zellenfeld]]		[[Datei:DRAM Adressdekodierung.png\|mini\|hochkant=1.6\|Prinzipieller Aufbau der Zeilen- und Spaltenadressdekodierung für ein Zellenfeld]]

	Das benachbart abgebildete Diagramm zeigt den prinzipiellen Aufbau der Adressdekodierung für ein einzelnes Zellenfeld. Die Zeilenadresse wird über ''n'' Adressleitungen dem ''Zeilendekoder'' zugeführt. Dieser wählt aus den an ihn angeschlossenen 2<sup>''n''</sup> Wortleitungen genau eine einzelne aus und aktiviert diese, indem er ihr Potenzial auf die Wortleitungsspannung ''V''<sub>WL</sub> anhebt. Die dadurch im Zellenfeld aktivierte Speicherzeile gibt ihren Dateninhalt nun auf die Bitleitungen aus. Das resultierende Signal wird von den (primären) Leseverstärkern verstärkt, gespeichert und gleichzeitig wieder in die Zelle zurückgeschrieben.		Das benachbart abgebildete Diagramm zeigt den prinzipiellen Aufbau der Adressdekodierung für ein einzelnes Zellenfeld. Die Zeilenadresse wird über ''n'' Adressleitungen dem ''Zeilendekoder'' zugeführt. Dieser wählt aus den an ihn angeschlossenen 2<sup>''n''</sup> Wortleitungen genau eine einzelne aus und aktiviert diese, indem er ihr Potenzial auf die Wortleitungsspannung ''V''<sub>WL</sub> anhebt. Die dadurch im Zellenfeld aktivierte Speicherzeile gibt ihren Dateninhalt nun auf die Bitleitungen aus. Das resultierende Signal wird von den (primären) Leseverstärkern verstärkt, gespeichert und gleichzeitig wieder in die Zelle zurückgeschrieben.
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	;''t''<sub>RC</sub> {{Anker\|tRC}}: Der Parameter „t<sub>RC</sub>“ („Row Cycle Time“) beschreibt die Zeitdauer, die zwischen zwei aufeinander folgenden Aktivierungen zweier beliebiger Zeilen ''in derselben Bank'' verstrichen sein muss. Der Wert entspricht weitgehend der Summe der Parameter t<sub>RAS</sub> und t<sub>RP</sub> und beschreibt somit die minimal notwendige Zeit, um eine Speicherzeile aufzufrischen.		;''t''<sub>RC</sub> {{Anker\|tRC}}: Der Parameter „t<sub>RC</sub>“ („Row Cycle Time“) beschreibt die Zeitdauer, die zwischen zwei aufeinander folgenden Aktivierungen zweier beliebiger Zeilen ''in derselben Bank'' verstrichen sein muss. Der Wert entspricht weitgehend der Summe der Parameter t<sub>RAS</sub> und t<sub>RP</sub> und beschreibt somit die minimal notwendige Zeit, um eine Speicherzeile aufzufrischen.


	An der [[Northbridge]] (NB) angeschlossene Speicherriegel werden häufig mit einem Zahlensatz in der Form von ''CL12-34-56'' ausgezeichnet, dabei steht die erste Zahl für die ''CL'', die zweite für ''t''<sub>RCD</sub>, die dritte für ''t''<sub>RP</sub>; ein gelegentlich angehängtes viertes Ziffernpaar bezeichnet ''t''<sub>RAS</sub>. Dieser Zahlensatz wird auch als ''(CL)(tRCD)(tRP)(tRAS)'' bezeichnet.		An der [[Northbridge]] (NB) angeschlossene Speicherriegel werden häufig mit einem Zahlensatz in der Form von ''CL12-34-56'' ausgezeichnet, dabei steht die erste Zahl für die ''CL'', die zweite für ''t''<sub>RCD</sub>, die dritte für ''t''<sub>RP</sub>; ein gelegentlich angehängtes viertes Ziffernpaar bezeichnet ''t''<sub>RAS</sub>. Dieser Zahlensatz wird auch als ''(CL)(tRCD)(tRP)(tRAS)'' bezeichnet.
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	=== Adressmultiplex ===		=== Adressmultiplex ===
	==== Adressierung ====		==== Adressierung ====
	[[Datei:DRAM-02.svg\|mini\|~~upright~~=1.2\|Adressierung eines DRAM-Bausteins]]		[[Datei:DRAM-02.svg\|mini\|hochkant=1.2\|Adressierung eines DRAM-Bausteins]]

	Die Adressleitungen eines DRAMs sind üblicherweise [[Multiplexer\|gemultiplext]], hingegen wird bei [[Random-Access Memory#Statisches RAM (SRAM)\|SRAMs]] zwecks höherer Geschwindigkeit meist der komplette Adressbus an Pins geführt, so dass der Zugriff in einer einzigen Operation erfolgen kann.		Die Adressleitungen eines DRAMs sind üblicherweise [[Multiplexer\|gemultiplext]], hingegen wird bei [[Random-Access Memory#Statisches RAM (SRAM)\|SRAMs]] zwecks höherer Geschwindigkeit meist der komplette Adressbus an Pins geführt, so dass der Zugriff in einer einzigen Operation erfolgen kann.

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	{{Weiterleitungshinweis\|DRAM\|Weitere Bedeutungen sind unter [[Dram]] aufgeführt.}}		{{Weiterleitungshinweis\|DRAM\|Weitere Bedeutungen sind unter [[Dram]] aufgeführt.}}
	[[Datei:NeXTcube motherboard.jpg\|mini\|upright=1.6\|[[Hauptplatine]] des [[NeXTcube]] von 1990. Links oben 16 Speicherbänke für DRAM-Module (max. je 4 MB) des Hauptspeichers, unten rechts der Mitte acht kleinere Dual-ported-RAM-Speichermodule für 256 kiB [[Video Random Access Memory\|VRAM]].]]		[[Datei:NeXTcube motherboard.jpg\|mini\|upright=1.6\|[[Hauptplatine]] des [[NeXTcube]] von 1990. Links oben 16 Speicherbänke für DRAM-Module (max. je 4 MB) des Hauptspeichers, unten rechts der Mitte acht kleinere Dual-ported-RAM-Speichermodule für 256 kiB [[Video Random Access Memory\|VRAM]].]]

	'''Dynamic Random Access Memory''' ('''DRAM''') oder der halb eingedeutschte Begriff '''dynamisches RAM''' bezeichnet eine Technologie für einen elektronischen [[Halbleiterspeicher\|Speicherbaustein]] mit wahlfreiem Zugriff ([[Random-Access Memory]], RAM), der hauptsächlich in [[Computer]]n eingesetzt wird, jedoch auch in anderen elektronischen Geräten wie zum Beispiel [[Drucker (Gerät)\|Druckern]] zur Anwendung kommt. Das speichernde Element ist dabei ein [[Kondensator (Elektrotechnik)\|Kondensator]], der entweder geladen oder entladen ist. Über einen Schalt[[transistor]] wird er zugänglich und entweder ausgelesen oder mit neuem Inhalt beschrieben.		'''Dynamic Random Access Memory''' ('''DRAM''') oder der halb eingedeutschte Begriff '''dynamisches RAM''' bezeichnet eine Technologie für einen elektronischen [[Halbleiterspeicher\|Speicherbaustein]] mit wahlfreiem Zugriff ([[Random-Access Memory]], RAM), der hauptsächlich in [[Computer]]n eingesetzt wird, jedoch auch in anderen elektronischen Geräten wie zum Beispiel [[Drucker (Gerät)\|Druckern]] zur Anwendung kommt. Das speichernde Element ist dabei ein [[Kondensator (Elektrotechnik)\|Kondensator]], der entweder geladen oder entladen ist. Über einen Schalt[[transistor]] wird er zugänglich und entweder ausgelesen oder mit neuem Inhalt beschrieben.

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	=== Aufbau einer Speicherzelle ===		=== Aufbau einer Speicherzelle ===

	Der Aufbau einer einzelnen DRAM-Speicherzelle ist sehr einfach, sie besteht nur aus einem [[Kondensator (Elektrotechnik)\|Kondensator]] und einem [[Transistor]]. Heute verwendet man einen MOS-[[Feldeffekttransistor]]. Die [[Information]] wird als [[elektrische Ladung]] im Kondensator gespeichert. Jede Speicherzelle speichert ein [[Bit]]. Während früher meist Kondensatoren in Planartechnologie Verwendung fanden, werden aktuell zwei andere Technologien verwendet:		Der Aufbau einer einzelnen DRAM-Speicherzelle ist sehr einfach, sie besteht nur aus einem [[Kondensator (Elektrotechnik)\|Kondensator]] und einem [[Transistor]]. Heute verwendet man einen MOS-[[Feldeffekttransistor]]. Die [[Information]] wird als [[elektrische Ladung]] im Kondensator gespeichert. Jede Speicherzelle speichert ein [[Bit]]. Während früher meist Kondensatoren in Planartechnologie Verwendung fanden, werden aktuell zwei andere Technologien verwendet:
	* Bei der [[Stack-Technik]] (englisch {{lang\|en\|stack\|\|de=Stapel}}) wird der Kondensator über dem Transistor aufgebaut.		* Bei der [[Stack-Technik]] (englisch {{lang\|en\|stack\|\|de=Stapel}}) wird der Kondensator über dem Transistor aufgebaut.
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	;''t''<sub>RAS</sub> {{Anker\|tRAS}}: Der Parameter ''t''<sub>RAS</sub> ({{lang\|en\|''RAS pulse width''}}, {{lang\|en\|''Active Command Period''}}, {{lang\|en\|''Bank Active Time''}}) beschreibt die Zeit, die nach der Aktivierung einer Zeile (bzw. einer Zeile in einer Bank) verstrichen sein muss, bevor ein Kommando zum Deaktivieren der Zeile ({{lang\|en\|''Precharge''}}, Schließen der Bank) gesendet werden darf. Der Parameter ist dadurch gegeben, dass die Verstärkung der Bitleitungsspannung und das Rückschreiben der Information in die Zelle vollständig abgeschlossen sein muss, bevor die Wortleitung deaktiviert werden darf. d. h. je kleiner desto besser.		;''t''<sub>RAS</sub> {{Anker\|tRAS}}: Der Parameter ''t''<sub>RAS</sub> ({{lang\|en\|''RAS pulse width''}}, {{lang\|en\|''Active Command Period''}}, {{lang\|en\|''Bank Active Time''}}) beschreibt die Zeit, die nach der Aktivierung einer Zeile (bzw. einer Zeile in einer Bank) verstrichen sein muss, bevor ein Kommando zum Deaktivieren der Zeile ({{lang\|en\|''Precharge''}}, Schließen der Bank) gesendet werden darf. Der Parameter ist dadurch gegeben, dass die Verstärkung der Bitleitungsspannung und das Rückschreiben der Information in die Zelle vollständig abgeschlossen sein muss, bevor die Wortleitung deaktiviert werden darf. d. h. je kleiner desto besser.

	;''t''<sub>RP</sub> {{Anker\|tRP}}: Der Parameter „''t''<sub>RP</sub>“ ({{lang\|en\|''„Row Precharge Time“''}}) beschreibt die Zeit, die nach einem ''Precharge''-Kommando mindestens verstrichen sein muss, bevor ein erneutes Kommando zur Aktivierung einer Zeile in ''der gleichen Bank'' gesendet werden darf. Diese Zeit ist durch die Bedingung definiert, dass alle Spannungen im Zellenfeld (Wortleitungsspannung, Versorgungsspannung der Leseverstärker) abgeschaltet sind und die Spannungen aller Leitungen (insbesondere die der Bitleitungen) wieder auf ihrem Ausgangsniveau angekommen sind.		;''t''<sub>RP</sub> {{Anker\|tRP}}: Der Parameter „''t''<sub>RP</sub>“ ({{lang\|en\|„Row Precharge Time“}}) beschreibt die Zeit, die nach einem ''Precharge''-Kommando mindestens verstrichen sein muss, bevor ein erneutes Kommando zur Aktivierung einer Zeile in ''der gleichen Bank'' gesendet werden darf. Diese Zeit ist durch die Bedingung definiert, dass alle Spannungen im Zellenfeld (Wortleitungsspannung, Versorgungsspannung der Leseverstärker) abgeschaltet sind und die Spannungen aller Leitungen (insbesondere die der Bitleitungen) wieder auf ihrem Ausgangsniveau angekommen sind.

	;''t''<sub>RC</sub> {{Anker\|tRC}}: Der Parameter ''„t<sub>RC</sub>“'' (''„Row Cycle Time“'') beschreibt die Zeitdauer, die zwischen zwei aufeinander folgenden Aktivierungen zweier beliebiger Zeilen ''in derselben Bank'' verstrichen sein muss. Der Wert entspricht weitgehend der Summe der Parameter t<sub>RAS</sub> und t<sub>RP</sub> und beschreibt somit die minimal notwendige Zeit, um eine Speicherzeile aufzufrischen.		;''t''<sub>RC</sub> {{Anker\|tRC}}: Der Parameter „t<sub>RC</sub>“ („Row Cycle Time“) beschreibt die Zeitdauer, die zwischen zwei aufeinander folgenden Aktivierungen zweier beliebiger Zeilen ''in derselben Bank'' verstrichen sein muss. Der Wert entspricht weitgehend der Summe der Parameter t<sub>RAS</sub> und t<sub>RP</sub> und beschreibt somit die minimal notwendige Zeit, um eine Speicherzeile aufzufrischen.


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	=== Burst ===		=== Burst ===

	In den nebenstehenden Bildern ist für einen asynchronen und einen synchronen DRAM jeweils ein Lesezugriff im sogenannten ''Burst''-Modus dargestellt, wie er beim [[BEDO-DRAM]] zum Einsatz kommt. Das charakteristische Element eines Burst-Zugriffs (beim Lesen oder Schreiben) ist die unmittelbare Aufeinanderfolge der Daten (Data1, …, Data4). Die Daten gehören zur gleichen Zeile des Zellenfeldes, besitzen dadurch die gleiche Zeilenadresse (englisch ''row''), aber unterschiedliche Spaltenadressen (Col1, …, Col4). Die benötigte Zeitdauer für die Bereitstellung des nächsten Datenbits innerhalb des Bursts ist sehr gering verglichen mit der Zeitdauer für die Bereitstellung des ersten Datenbits gemessen ab der Aktivierung der Zeile.		In den nebenstehenden Bildern ist für einen asynchronen und einen synchronen DRAM jeweils ein Lesezugriff im sogenannten ''Burst''-Modus dargestellt, wie er beim [[BEDO-DRAM]] zum Einsatz kommt. Das charakteristische Element eines Burst-Zugriffs (beim Lesen oder Schreiben) ist die unmittelbare Aufeinanderfolge der Daten (Data1, …, Data4). Die Daten gehören zur gleichen Zeile des Zellenfeldes, besitzen dadurch die gleiche Zeilenadresse (englisch ''row''), aber unterschiedliche Spaltenadressen (Col1, …, Col4). Die benötigte Zeitdauer für die Bereitstellung des nächsten Datenbits innerhalb des Bursts ist sehr gering verglichen mit der Zeitdauer für die Bereitstellung des ersten Datenbits gemessen ab der Aktivierung der Zeile.

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	== Module ==		== Module ==
	[[Datei:SIMM.jpg\|mini\|hochkant=1.6\|2 SIMM-[[Speichermodul]]e mit jeweils 9 Speicherbausteinen]]		[[Datei:SIMM.jpg\|mini\|hochkant=1.6\|2 SIMM-[[Speichermodul]]e mit jeweils 9 Speicherbausteinen]]

	Oftmals werden ganze [[Speichermodul]]e mit den eigentlichen [[Speicherbaustein]]en verwechselt. Die Unterscheidung spiegelt sich in der Größenkennzeichnung wider: [[DIMM]]s misst man in Mebi- oder Gibi''byte'' (MiB bzw. GiB), den einzelnen Modulchip auf dem DIMM dagegen in Mebi- oder Gibi''bit''. Durch Fortschritte in der Herstellungstechnik können die Hersteller immer mehr Speicherzellen auf den einzelnen Chips unterbringen, so dass 512-MiBit-Bausteine problemlos verfügbar sind.		Oftmals werden ganze [[Speichermodul]]e mit den eigentlichen [[Speicherbaustein]]en verwechselt. Die Unterscheidung spiegelt sich in der Größenkennzeichnung wider: [[DIMM]]s misst man in Mebi- oder Gibi''byte'' (MiB bzw. GiB), den einzelnen Modulchip auf dem DIMM dagegen in Mebi- oder Gibi''bit''. Durch Fortschritte in der Herstellungstechnik können die Hersteller immer mehr Speicherzellen auf den einzelnen Chips unterbringen, so dass 512-MiBit-Bausteine problemlos verfügbar sind.
	Erst durch die Zusammenschaltung von einzelnen [[SDRAM]]-Chips entsteht ein Speichermodul, welches dem Standard entspricht.		Erst durch die Zusammenschaltung von einzelnen [[SDRAM]]-Chips entsteht ein Speichermodul, welches dem Standard entspricht.
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	\| [[GDDR-SDRAM#GDDR6\|GDDR6-SDRAM]]		\| [[GDDR-SDRAM#GDDR6\|GDDR6-SDRAM]]
	\|}		\|}

	Der erste kommerziell erhältliche DRAM-Chip war 1970 der von [[Intel]] vorgestellte Typ [[Intel 1103\|1103]]. Er enthielt 1024 Speicherzellen (1 [[Binärpräfix\|KiBit]]). Das Prinzip der DRAM-Speicherzelle wurde 1966 von [[Robert H. Dennard]] am [[Thomas J. Watson Research Center]] von [[International Business Machines\|IBM]] entwickelt.		Der erste kommerziell erhältliche DRAM-Chip war 1970 der von [[Intel]] vorgestellte Typ [[Intel 1103\|1103]]. Er enthielt 1024 Speicherzellen (1 [[Binärpräfix\|KiBit]]). Das Prinzip der DRAM-Speicherzelle wurde 1966 von [[Robert H. Dennard]] am [[Thomas J. Watson Research Center]] von [[International Business Machines\|IBM]] entwickelt.