Diskussion:Complex Programmable Logic Device - Versionsgeschichte

17387349L8764: /* Redundanz mit anderen Artikeln teilweise gegeben */ Antwort

2022-12-29T10:55:02Z

Redundanz mit anderen Artikeln teilweise gegeben: Antwort

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	grüße,		grüße,
	Michael --[[Spezial:Beiträge/2003:DF:4F02:B987:D46B:A6D4:7E56:B669\|2003:DF:4F02:B987:D46B:A6D4:7E56:B669]] 14:36, 21. Nov. 2019 (CET)--		Michael --[[Spezial:Beiträge/2003:DF:4F02:B987:D46B:A6D4:7E56:B669\|2003:DF:4F02:B987:D46B:A6D4:7E56:B669]] 14:36, 21. Nov. 2019 (CET)--

			:Hi, bitte leg dir ein Konto an und hilf mit. Idealerweise bringst du Facherfahrung ein. MfG --[[Benutzer:17387349L8764\|17387349L8764]] ([[Benutzer Diskussion:17387349L8764\|Diskussion]]) 11:55, 29. Dez. 2022 (CET)

	== Info zur Redundanzdiskussion ==		== Info zur Redundanzdiskussion ==

2003:DF:4F02:B987:D46B:A6D4:7E56:B669: /* Redundanz mit anderen Artikeln teilweise gegeben */

2019-11-21T14:02:33Z

Redundanz mit anderen Artikeln teilweise gegeben

← Nächstältere Version		Version vom 21. November 2019, 16:02 Uhr
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	* 1) [[Gate Array]]/ULA		* 1) [[Gate Array]]/ULA
	* 2) [[Programmierbare logische Anordnung]]		* 2) [[Programmierbare logische Anordnung]]
	* 3) [[Programmable Array Logic]]		* 3) [[Programmable Array Logic]](PAL und GAL)
	* 4) [[Programmable Read-Only Memory]]		* 4) [[Programmable Read-Only Memory]]
	* 5) [[Complex Programmable Logic Device]]		* 5) [[Complex Programmable Logic Device]]

2003:DF:4F02:B987:D46B:A6D4:7E56:B669: Neuer Abschnitt /* Info zur Redundanzdiskussion */

2019-11-21T13:55:10Z

Neuer Abschnitt Info zur Redundanzdiskussion

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	grüße,		grüße,
	Michael --[[Spezial:Beiträge/2003:DF:4F02:B987:D46B:A6D4:7E56:B669\|2003:DF:4F02:B987:D46B:A6D4:7E56:B669]] 14:36, 21. Nov. 2019 (CET)--		Michael --[[Spezial:Beiträge/2003:DF:4F02:B987:D46B:A6D4:7E56:B669\|2003:DF:4F02:B987:D46B:A6D4:7E56:B669]] 14:36, 21. Nov. 2019 (CET)--

			== Info zur Redundanzdiskussion ==

			Hallöle noch mal. Laut Prof.Böhmer(Elemente der angewandten Elektronik, 15.Auflage 2007, S.418 sind PAL, GAL und CPLD Weiterentwicklungen oder parallele Entwicklungen der Gruppe der Programmierbaren Logikbausteine PLD (Programmable Logic Device)!
			GAL´s sollen die Weiterentwicklung der PAL`s sein. Die CPLD`s sind Weiterentwicklungen der GAL´s die aber einen grundsätzlich anderen Aufbau haben. Die ISP-Technologie ist eine In-System-Programmierung bei den neueren GAL´s und CPLD`s von Lattice.
			grüße,
			Michael --[[Spezial:Beiträge/2003:DF:4F02:B987:D46B:A6D4:7E56:B669\|2003:DF:4F02:B987:D46B:A6D4:7E56:B669]] 14:55, 21. Nov. 2019 (CET)--

2003:DF:4F02:B987:D46B:A6D4:7E56:B669: /* Redundanz mit anderen Artikeln teilweise gegeben */

2019-11-21T13:38:16Z

Redundanz mit anderen Artikeln teilweise gegeben

← Nächstältere Version		Version vom 21. November 2019, 15:38 Uhr
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	Redundanz/Überschneidungen bzw. Gleichheit der Technologie besteht zwischen folgenden Artikeln mindestens teilweise wenn nicht ganz:		Redundanz/Überschneidungen bzw. Gleichheit der Technologie besteht zwischen folgenden Artikeln mindestens teilweise wenn nicht ganz:
	* 1) [[~~Logic~~ Array]]/ULA		* 1) [[Gate Array]]/ULA
	* 2) [[Programmierbare logische Anordnung]]		* 2) [[Programmierbare logische Anordnung]]
	* 3) [[Programmable Array Logic]]		* 3) [[Programmable Array Logic]]

2003:DF:4F02:B987:D46B:A6D4:7E56:B669: Neuer Abschnitt /* Redundanz mit anderen Artikeln teilweise gegeben */

2019-11-21T13:36:11Z

Neuer Abschnitt Redundanz mit anderen Artikeln teilweise gegeben

← Nächstältere Version		Version vom 21. November 2019, 15:36 Uhr
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	:::: Für die CPLDs von Altera treffen die meisten Deiner Aussagen nicht zu. Bei den MAX* hängt das Timing durchaus von der durch die Programmierung bestimmten Verschaltung ab. Siehe [http://www.altera.com/literature/an/an629.pdf AN629: Understanding Timing in Altera CPLDs]. Außerdem werden die CPLDs von Altera noch weiter entwickelt. MAX V hatte seine Markteinführung in 2010. (Die Verbindung zwischen zwei größeren Bausteinen heißt übrigens "glue logic", von "glue" = "Leim") --[[Benutzer:KaiMartin\|-<)kmk(>-]] ([[Benutzer Diskussion:KaiMartin\|Diskussion]]) 04:40, 1. Jan. 2014 (CET)		:::: Für die CPLDs von Altera treffen die meisten Deiner Aussagen nicht zu. Bei den MAX* hängt das Timing durchaus von der durch die Programmierung bestimmten Verschaltung ab. Siehe [http://www.altera.com/literature/an/an629.pdf AN629: Understanding Timing in Altera CPLDs]. Außerdem werden die CPLDs von Altera noch weiter entwickelt. MAX V hatte seine Markteinführung in 2010. (Die Verbindung zwischen zwei größeren Bausteinen heißt übrigens "glue logic", von "glue" = "Leim") --[[Benutzer:KaiMartin\|-<)kmk(>-]] ([[Benutzer Diskussion:KaiMartin\|Diskussion]]) 04:40, 1. Jan. 2014 (CET)

			== Redundanz mit anderen Artikeln teilweise gegeben ==

			Redundanz/Überschneidungen bzw. Gleichheit der Technologie besteht zwischen folgenden Artikeln mindestens teilweise wenn nicht ganz:
			* 1) [[Logic Array]]/ULA
			* 2) [[Programmierbare logische Anordnung]]
			* 3) [[Programmable Array Logic]]
			* 4) [[Programmable Read-Only Memory]]
			* 5) [[Complex Programmable Logic Device]]
			* 6) [[Field Programmable Gate Array]]
			* 5) [[One Time Programmable]] (Oberbegriff dieser IC-Gruppen)
			nirgendwo her gibt es hier mal eine Zusammenfassung der Zusammenhänge und die von mir in 1) erstellte wurde gelöscht. Weiter so. Warum wurden meine Literaturangaben in 1) gelöscht?
			Übrigens beschreiben 1) und 2) exakt die gleiche Technologie.
			Praktisch müssten die Artikel 1) 2) und 3) zusammengeführt werden. Aber das ist ja nur meine Meinung als Wiki-laie.
			grüße,
			Michael --[[Spezial:Beiträge/2003:DF:4F02:B987:D46B:A6D4:7E56:B669\|2003:DF:4F02:B987:D46B:A6D4:7E56:B669]] 14:36, 21. Nov. 2019 (CET)--

KaiMartin: /* CPLD \ FPGA */ http://

2014-01-01T03:40:55Z

CPLD \ FPGA: http://

← Nächstältere Version		Version vom 1. Januar 2014, 05:40 Uhr
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	:::Das mit den "Komplexe Kombinatoriken" stimmte sicher in den 1990. Da waren einige 1000 Gatter und einige 100 Flipflops schon komplex. Heute ist in einem größeren FPGA von z.B. Xilinx der 7er Serie oder auch 6er derart große Arrays drinnen, das sind einige Zehnerpotenzen mehr, da lassen sich "gewaltig große" kombinatorische Logiken (samt FFs und Speicher) einbringen, dass da kein CPLD in der Größe auch nur annähernd mithalten kann. Die Bezeichnung des "C" für Complex bei CPLDs ist geschichtlich (1980/1990er Jahre) zu sehen, als das aus dem Bereich der PLAs/PALs/GALs heraus entstanden ist. Ansich Geschichte. CPLDs werden (z.b. bei Xilinx) heute nicht mehr aktiv weiterentwickelt, sind "mature" (bzw. tlw. abgekündigt, wie größere Teile der 95xx serie) CPLDs wie z.B. die ehemaligen Philips-CoolRunner sind nur noch deswegen am Markt, weil es für kleinere Logiken (sogenannte "clue-logic") nach wie vor Anwendungsfelder gibt. <small>Die Produktlebenszeit vergeht im Halbleitersektor recht schnell. Und die Komplexitäten nehmen Aufgrund der (noch) annähernd exponetiellen Steigerung schnell zu.</small>--[[Benutzer:Wdwd\|wdwd]] ([[Benutzer Diskussion:Wdwd\|Diskussion]]) 19:48, 14. Dez. 2013 (CET)		:::Das mit den "Komplexe Kombinatoriken" stimmte sicher in den 1990. Da waren einige 1000 Gatter und einige 100 Flipflops schon komplex. Heute ist in einem größeren FPGA von z.B. Xilinx der 7er Serie oder auch 6er derart große Arrays drinnen, das sind einige Zehnerpotenzen mehr, da lassen sich "gewaltig große" kombinatorische Logiken (samt FFs und Speicher) einbringen, dass da kein CPLD in der Größe auch nur annähernd mithalten kann. Die Bezeichnung des "C" für Complex bei CPLDs ist geschichtlich (1980/1990er Jahre) zu sehen, als das aus dem Bereich der PLAs/PALs/GALs heraus entstanden ist. Ansich Geschichte. CPLDs werden (z.b. bei Xilinx) heute nicht mehr aktiv weiterentwickelt, sind "mature" (bzw. tlw. abgekündigt, wie größere Teile der 95xx serie) CPLDs wie z.B. die ehemaligen Philips-CoolRunner sind nur noch deswegen am Markt, weil es für kleinere Logiken (sogenannte "clue-logic") nach wie vor Anwendungsfelder gibt. <small>Die Produktlebenszeit vergeht im Halbleitersektor recht schnell. Und die Komplexitäten nehmen Aufgrund der (noch) annähernd exponetiellen Steigerung schnell zu.</small>--[[Benutzer:Wdwd\|wdwd]] ([[Benutzer Diskussion:Wdwd\|Diskussion]]) 19:48, 14. Dez. 2013 (CET)

	:::: Für die CPLDs von Altera treffen die meisten Deiner Aussagen nicht zu. Bei den MAX* hängt das Timing durchaus von der durch die Programmierung bestimmten Verschaltung ab. Siehe [www.altera.com/literature/an/an629.pdf AN629: Understanding Timing in Altera CPLDs]. Außerdem werden die CPLDs von Altera noch weiter entwickelt. MAX V hatte seine Markteinführung in 2010. (Die Verbindung zwischen zwei größeren Bausteinen heißt übrigens "glue logic", von "glue" = "Leim") --[[Benutzer:KaiMartin\|-<)kmk(>-]] ([[Benutzer Diskussion:KaiMartin\|Diskussion]]) 04:40, 1. Jan. 2014 (CET)		:::: Für die CPLDs von Altera treffen die meisten Deiner Aussagen nicht zu. Bei den MAX* hängt das Timing durchaus von der durch die Programmierung bestimmten Verschaltung ab. Siehe [http://www.altera.com/literature/an/an629.pdf AN629: Understanding Timing in Altera CPLDs]. Außerdem werden die CPLDs von Altera noch weiter entwickelt. MAX V hatte seine Markteinführung in 2010. (Die Verbindung zwischen zwei größeren Bausteinen heißt übrigens "glue logic", von "glue" = "Leim") --[[Benutzer:KaiMartin\|-<)kmk(>-]] ([[Benutzer Diskussion:KaiMartin\|Diskussion]]) 04:40, 1. Jan. 2014 (CET)

KaiMartin: /* CPLD \ FPGA */ Für die CPLDs von Altera treffen die meisten Deiner Aussagen nicht zu.

2014-01-01T03:40:19Z

CPLD \ FPGA: Für die CPLDs von Altera treffen die meisten Deiner Aussagen nicht zu.

← Nächstältere Version		Version vom 1. Januar 2014, 05:40 Uhr
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	::: Bei CPLDs (der Firma Xilinx) ist, egal wie das Design aussieht, die kombinatorische Laufzeit von Pin-Pin immer exakt gleich. Bei FPGA ist die Laufzeit stark vom Design anhängig und unter anderem vom internen Place/Route im FPGA abhängig - im einfachsten Fall von nur kombinatorischen Pfaden ohne D-FFs. Aber auch mit D-FFs ist eine statische Timinganalyse wie bei (synchronen) FPGA-Designs so beliebt und wichtig, ist bei CPLDs aufgrund der Struktur erst gar nicht möglich bzw. dieses Umstandes wegen auch gar nicht nötig.		::: Bei CPLDs (der Firma Xilinx) ist, egal wie das Design aussieht, die kombinatorische Laufzeit von Pin-Pin immer exakt gleich. Bei FPGA ist die Laufzeit stark vom Design anhängig und unter anderem vom internen Place/Route im FPGA abhängig - im einfachsten Fall von nur kombinatorischen Pfaden ohne D-FFs. Aber auch mit D-FFs ist eine statische Timinganalyse wie bei (synchronen) FPGA-Designs so beliebt und wichtig, ist bei CPLDs aufgrund der Struktur erst gar nicht möglich bzw. dieses Umstandes wegen auch gar nicht nötig.
	:::Das mit den "Komplexe Kombinatoriken" stimmte sicher in den 1990. Da waren einige 1000 Gatter und einige 100 Flipflops schon komplex. Heute ist in einem größeren FPGA von z.B. Xilinx der 7er Serie oder auch 6er derart große Arrays drinnen, das sind einige Zehnerpotenzen mehr, da lassen sich "gewaltig große" kombinatorische Logiken (samt FFs und Speicher) einbringen, dass da kein CPLD in der Größe auch nur annähernd mithalten kann. Die Bezeichnung des "C" für Complex bei CPLDs ist geschichtlich (1980/1990er Jahre) zu sehen, als das aus dem Bereich der PLAs/PALs/GALs heraus entstanden ist. Ansich Geschichte. CPLDs werden (z.b. bei Xilinx) heute nicht mehr aktiv weiterentwickelt, sind "mature" (bzw. tlw. abgekündigt, wie größere Teile der 95xx serie) CPLDs wie z.B. die ehemaligen Philips-CoolRunner sind nur noch deswegen am Markt, weil es für kleinere Logiken (sogenannte "clue-logic") nach wie vor Anwendungsfelder gibt. <small>Die Produktlebenszeit vergeht im Halbleitersektor recht schnell. Und die Komplexitäten nehmen Aufgrund der (noch) annähernd exponetiellen Steigerung schnell zu.</small>--[[Benutzer:Wdwd\|wdwd]] ([[Benutzer Diskussion:Wdwd\|Diskussion]]) 19:48, 14. Dez. 2013 (CET)		:::Das mit den "Komplexe Kombinatoriken" stimmte sicher in den 1990. Da waren einige 1000 Gatter und einige 100 Flipflops schon komplex. Heute ist in einem größeren FPGA von z.B. Xilinx der 7er Serie oder auch 6er derart große Arrays drinnen, das sind einige Zehnerpotenzen mehr, da lassen sich "gewaltig große" kombinatorische Logiken (samt FFs und Speicher) einbringen, dass da kein CPLD in der Größe auch nur annähernd mithalten kann. Die Bezeichnung des "C" für Complex bei CPLDs ist geschichtlich (1980/1990er Jahre) zu sehen, als das aus dem Bereich der PLAs/PALs/GALs heraus entstanden ist. Ansich Geschichte. CPLDs werden (z.b. bei Xilinx) heute nicht mehr aktiv weiterentwickelt, sind "mature" (bzw. tlw. abgekündigt, wie größere Teile der 95xx serie) CPLDs wie z.B. die ehemaligen Philips-CoolRunner sind nur noch deswegen am Markt, weil es für kleinere Logiken (sogenannte "clue-logic") nach wie vor Anwendungsfelder gibt. <small>Die Produktlebenszeit vergeht im Halbleitersektor recht schnell. Und die Komplexitäten nehmen Aufgrund der (noch) annähernd exponetiellen Steigerung schnell zu.</small>--[[Benutzer:Wdwd\|wdwd]] ([[Benutzer Diskussion:Wdwd\|Diskussion]]) 19:48, 14. Dez. 2013 (CET)

			:::: Für die CPLDs von Altera treffen die meisten Deiner Aussagen nicht zu. Bei den MAX* hängt das Timing durchaus von der durch die Programmierung bestimmten Verschaltung ab. Siehe [www.altera.com/literature/an/an629.pdf AN629: Understanding Timing in Altera CPLDs]. Außerdem werden die CPLDs von Altera noch weiter entwickelt. MAX V hatte seine Markteinführung in 2010. (Die Verbindung zwischen zwei größeren Bausteinen heißt übrigens "glue logic", von "glue" = "Leim") --[[Benutzer:KaiMartin\|-<)kmk(>-]] ([[Benutzer Diskussion:KaiMartin\|Diskussion]]) 04:40, 1. Jan. 2014 (CET)

Wdwd: aw

2013-12-14T18:48:27Z

← Nächstältere Version		Version vom 14. Dezember 2013, 20:48 Uhr
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	::Die Entwicklungsgeschichte ist doch aber eine ganz andere. Bei FPGAs war es von Anfang an die Idee kleine Logiken stark zu vernetzen um alles damit machen zu können. Bei CPLDs war es eher eine Evolution von reiner Kombinatorik zu Logik mit Feedback-Registern zu mehreren Logik Blöcken die verschaltet werden können. Ich sehe da einen Unterschied. Das mit der festen Durchlaufzeit verstehe ich nicht. Ein FPGA hat auch eine deterministische Durchlaufzeit die vom Programm nach dem P&R recht genau geschätzt wird. Wenn man ein CPLD wie vorgesehen innen verschaltet, ist es auch nicht mehr einfach eine starre Schaltung zwischen den Pins wie bei einem PLA, PAL. --[[Benutzer:Moritzgedig\|Moritzgedig]] ([[Benutzer Diskussion:Moritzgedig\|Diskussion]]) 23:28, 4. Dez. 2013 (CET)		::Die Entwicklungsgeschichte ist doch aber eine ganz andere. Bei FPGAs war es von Anfang an die Idee kleine Logiken stark zu vernetzen um alles damit machen zu können. Bei CPLDs war es eher eine Evolution von reiner Kombinatorik zu Logik mit Feedback-Registern zu mehreren Logik Blöcken die verschaltet werden können. Ich sehe da einen Unterschied. Das mit der festen Durchlaufzeit verstehe ich nicht. Ein FPGA hat auch eine deterministische Durchlaufzeit die vom Programm nach dem P&R recht genau geschätzt wird. Wenn man ein CPLD wie vorgesehen innen verschaltet, ist es auch nicht mehr einfach eine starre Schaltung zwischen den Pins wie bei einem PLA, PAL. --[[Benutzer:Moritzgedig\|Moritzgedig]] ([[Benutzer Diskussion:Moritzgedig\|Diskussion]]) 23:28, 4. Dez. 2013 (CET)
	::Ohne jede Form der Statistischenerhebung vermute ich, dass die überwiegende Mehrheit aller CPLDs genutzt werden um: 1. Komplexe Kombinatoriken zu verwirklichen 2. (Als) Endliche-Automaten (beschriebene Schaltungen) zu realisieren. Sollte diese Vermutung einen hohen Wahrheitsgehalt haben, muss sie in irgendeiner Form in den Artikel finden. Die Frage "Was wird damit gemacht?" halte ich für sehr relevant. --[[Benutzer:Moritzgedig\|Moritzgedig]] ([[Benutzer Diskussion:Moritzgedig\|Diskussion]]) 18:43, 5. Dez. 2013 (CET)		::Ohne jede Form der Statistischenerhebung vermute ich, dass die überwiegende Mehrheit aller CPLDs genutzt werden um: 1. Komplexe Kombinatoriken zu verwirklichen 2. (Als) Endliche-Automaten (beschriebene Schaltungen) zu realisieren. Sollte diese Vermutung einen hohen Wahrheitsgehalt haben, muss sie in irgendeiner Form in den Artikel finden. Die Frage "Was wird damit gemacht?" halte ich für sehr relevant. --[[Benutzer:Moritzgedig\|Moritzgedig]] ([[Benutzer Diskussion:Moritzgedig\|Diskussion]]) 18:43, 5. Dez. 2013 (CET)

			::: Bei CPLDs (der Firma Xilinx) ist, egal wie das Design aussieht, die kombinatorische Laufzeit von Pin-Pin immer exakt gleich. Bei FPGA ist die Laufzeit stark vom Design anhängig und unter anderem vom internen Place/Route im FPGA abhängig - im einfachsten Fall von nur kombinatorischen Pfaden ohne D-FFs. Aber auch mit D-FFs ist eine statische Timinganalyse wie bei (synchronen) FPGA-Designs so beliebt und wichtig, ist bei CPLDs aufgrund der Struktur erst gar nicht möglich bzw. dieses Umstandes wegen auch gar nicht nötig.
			:::Das mit den "Komplexe Kombinatoriken" stimmte sicher in den 1990. Da waren einige 1000 Gatter und einige 100 Flipflops schon komplex. Heute ist in einem größeren FPGA von z.B. Xilinx der 7er Serie oder auch 6er derart große Arrays drinnen, das sind einige Zehnerpotenzen mehr, da lassen sich "gewaltig große" kombinatorische Logiken (samt FFs und Speicher) einbringen, dass da kein CPLD in der Größe auch nur annähernd mithalten kann. Die Bezeichnung des "C" für Complex bei CPLDs ist geschichtlich (1980/1990er Jahre) zu sehen, als das aus dem Bereich der PLAs/PALs/GALs heraus entstanden ist. Ansich Geschichte. CPLDs werden (z.b. bei Xilinx) heute nicht mehr aktiv weiterentwickelt, sind "mature" (bzw. tlw. abgekündigt, wie größere Teile der 95xx serie) CPLDs wie z.B. die ehemaligen Philips-CoolRunner sind nur noch deswegen am Markt, weil es für kleinere Logiken (sogenannte "clue-logic") nach wie vor Anwendungsfelder gibt. <small>Die Produktlebenszeit vergeht im Halbleitersektor recht schnell. Und die Komplexitäten nehmen Aufgrund der (noch) annähernd exponetiellen Steigerung schnell zu.</small>--[[Benutzer:Wdwd\|wdwd]] ([[Benutzer Diskussion:Wdwd\|Diskussion]]) 19:48, 14. Dez. 2013 (CET)

Moritzgedig: /* CPLD \ FPGA */

2013-12-05T17:43:04Z

CPLD \ FPGA

← Nächstältere Version		Version vom 5. Dezember 2013, 19:43 Uhr
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	::Die Entwicklungsgeschichte ist doch aber eine ganz andere. Bei FPGAs war es von Anfang an die Idee kleine Logiken stark zu vernetzen um alles damit machen zu können. Bei CPLDs war es eher eine Evolution von reiner Kombinatorik zu Logik mit Feedback-Registern zu mehreren Logik Blöcken die verschaltet werden können. Ich sehe da einen Unterschied. Das mit der festen Durchlaufzeit verstehe ich nicht. Ein FPGA hat auch eine deterministische Durchlaufzeit die vom Programm nach dem P&R recht genau geschätzt wird. Wenn man ein CPLD wie vorgesehen innen verschaltet, ist es auch nicht mehr einfach eine starre Schaltung zwischen den Pins wie bei einem PLA, PAL. --[[Benutzer:Moritzgedig\|Moritzgedig]] ([[Benutzer Diskussion:Moritzgedig\|Diskussion]]) 23:28, 4. Dez. 2013 (CET)		::Die Entwicklungsgeschichte ist doch aber eine ganz andere. Bei FPGAs war es von Anfang an die Idee kleine Logiken stark zu vernetzen um alles damit machen zu können. Bei CPLDs war es eher eine Evolution von reiner Kombinatorik zu Logik mit Feedback-Registern zu mehreren Logik Blöcken die verschaltet werden können. Ich sehe da einen Unterschied. Das mit der festen Durchlaufzeit verstehe ich nicht. Ein FPGA hat auch eine deterministische Durchlaufzeit die vom Programm nach dem P&R recht genau geschätzt wird. Wenn man ein CPLD wie vorgesehen innen verschaltet, ist es auch nicht mehr einfach eine starre Schaltung zwischen den Pins wie bei einem PLA, PAL. --[[Benutzer:Moritzgedig\|Moritzgedig]] ([[Benutzer Diskussion:Moritzgedig\|Diskussion]]) 23:28, 4. Dez. 2013 (CET)
			::Ohne jede Form der Statistischenerhebung vermute ich, dass die überwiegende Mehrheit aller CPLDs genutzt werden um: 1. Komplexe Kombinatoriken zu verwirklichen 2. (Als) Endliche-Automaten (beschriebene Schaltungen) zu realisieren. Sollte diese Vermutung einen hohen Wahrheitsgehalt haben, muss sie in irgendeiner Form in den Artikel finden. Die Frage "Was wird damit gemacht?" halte ich für sehr relevant. --[[Benutzer:Moritzgedig\|Moritzgedig]] ([[Benutzer Diskussion:Moritzgedig\|Diskussion]]) 18:43, 5. Dez. 2013 (CET)

194.175.222.237: /* Nicht jeder FPGA muss nach dem Start konfiguriert werden */

2013-12-05T11:26:36Z

Nicht jeder FPGA muss nach dem Start konfiguriert werden

← Nächstältere Version		Version vom 5. Dezember 2013, 13:26 Uhr
Zeile 23:		Zeile 23:

	Das Konfigurieren beim Start ist keine grundlegende Eigenschaft von FPGAs. Z.B. Actel fertigt auch FPGAs, die auf Flash basieren und somit auch nicht flüchtig sind. Dementsprechend sollte dies nicht als Unterscheidungskriterium zwischen FPGAs und CPLDs dienen (falls, wie oben besprochen, überhaupt ein realer Unterschied existiert). <small>(''Der vorstehende, nicht signierte Beitrag – siehe dazu [[Hilfe:Signatur]] – stammt von'' [[Benutzer:137.193.64.135\|137.193.64.135]] ([[Benutzer Diskussion:137.193.64.135\|Diskussion]] • [[Spezial:Beiträge/137.193.64.135\|Beiträge]]) 16:14, 21. Dez. 2006) </small>		Das Konfigurieren beim Start ist keine grundlegende Eigenschaft von FPGAs. Z.B. Actel fertigt auch FPGAs, die auf Flash basieren und somit auch nicht flüchtig sind. Dementsprechend sollte dies nicht als Unterscheidungskriterium zwischen FPGAs und CPLDs dienen (falls, wie oben besprochen, überhaupt ein realer Unterschied existiert). <small>(''Der vorstehende, nicht signierte Beitrag – siehe dazu [[Hilfe:Signatur]] – stammt von'' [[Benutzer:137.193.64.135\|137.193.64.135]] ([[Benutzer Diskussion:137.193.64.135\|Diskussion]] • [[Spezial:Beiträge/137.193.64.135\|Beiträge]]) 16:14, 21. Dez. 2006) </small>
			: auch die sind nach dem Start erst mal zu konfigurieren! Aus dem internen Flash geht es bisweilen schneller, als aus einem externen, aber die Grundeigenschaft, dass erstmal das FGPA "nicht vorhanden ist" = hochohmige ausgänge hat, weil es einige ms lang konfiguriert wird, bleibt. Bei PLDs ist das nicht so. Die arbeiten vom ersten Moment des Einschaltens. [[Spezial:Beiträge/194.175.222.237\|194.175.222.237]] 12:26, 5. Dez. 2013 (CET)

	== Eigenspezifisch? ==		== Eigenspezifisch? ==