Befehlsdecoder - Versionsgeschichte

Rechnertasche: Linkfix nach Artikelverschiebung mit AWB

2015-09-12T11:46:03Z

Linkfix nach Artikelverschiebung mit AWB

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	{{quellen}}		{{quellen}}

	Der '''Befehlsdecoder''' ist ein Teil des [[~~Prozessor (Hardware)\|~~Prozessor]]s im Computer, ein sogenannter [[Interpreter]].		Der '''Befehlsdecoder''' ist ein Teil des [[Prozessor]]s im Computer, ein sogenannter [[Interpreter]].

	Seine Aufgabe besteht darin, die [[Maschinenbefehl]]e in Micro-Instructions zu übersetzen und, falls nötig, in einzelne Arbeitsschritte zu zerlegen. Diese werden dann von ihm an die zugehörigen Einheiten der [[Central Processing Unit]] weitergeleitet.		Seine Aufgabe besteht darin, die [[Maschinenbefehl]]e in Micro-Instructions zu übersetzen und, falls nötig, in einzelne Arbeitsschritte zu zerlegen. Diese werden dann von ihm an die zugehörigen Einheiten der [[Central Processing Unit]] weitergeleitet.

83.78.180.112: doppelt verlinkt

2015-08-28T12:19:52Z

doppelt verlinkt

← Nächstältere Version		Version vom 28. August 2015, 14:19 Uhr
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	Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[Reduced Instruction Set Computer\|RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[X86-Prozessor\|x86]] Befehlssatz kompatiblen Prozessoren.		Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[Reduced Instruction Set Computer\|RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[X86-Prozessor\|x86]] Befehlssatz kompatiblen Prozessoren.

	Ähnlich einfach ist es bei Prozessoren mit [[VLIW]] (Very Long Instruction Word) Architektur. Befehle dieser Architektur sind relativ einfach zu dekodieren, enthalten aber neben der gewünschten Operation und den Operanden auch Informationen über die zu verwendenden ~~[[Ausführungseinheit]]en~~.		Ähnlich einfach ist es bei Prozessoren mit [[VLIW]] (Very Long Instruction Word) Architektur. Befehle dieser Architektur sind relativ einfach zu dekodieren, enthalten aber neben der gewünschten Operation und den Operanden auch Informationen über die zu verwendenden Ausführungseinheiten.

	Die dekodierten Befehle werden an die nachfolgenden Ausführungseinheiten weitergeleitet. Danach kann der nächste Befehl dekodiert werden.		Die dekodierten Befehle werden an die nachfolgenden Ausführungseinheiten weitergeleitet. Danach kann der nächste Befehl dekodiert werden.

77.185.190.33 am 1. November 2011 um 14:14 Uhr

2011-11-01T14:14:17Z

← Nächstältere Version		Version vom 1. November 2011, 16:14 Uhr
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	Seine Aufgabe besteht darin, die [[Maschinenbefehl]]e in Micro-Instructions zu übersetzen und, falls nötig, in einzelne Arbeitsschritte zu zerlegen. Diese werden dann von ihm an die zugehörigen Einheiten der [[Central Processing Unit]] weitergeleitet.		Seine Aufgabe besteht darin, die [[Maschinenbefehl]]e in Micro-Instructions zu übersetzen und, falls nötig, in einzelne Arbeitsschritte zu zerlegen. Diese werden dann von ihm an die zugehörigen Einheiten der [[Central Processing Unit]] weitergeleitet.

	In einem typischen Mikroprozessor mit einer Pipeline werden die Befehle von der [[Von-Neumann-Zyklus\|Instruction Fetch Unit]] (IFU) aus dem Speicher geholt und dann dem ~~Befehlsdekoder~~ übergeben. Anhand des gespeicherten Wertes kann dieser dann den nächsten Befehl entschlüsseln. Vermenschlicht entspricht dies dem Nachschlagen in einer Tabelle. Neben der Dekodierung des Befehls (z. B. Addition oder Sprung) müssen auch die Operanden dekodiert werden. Im Falle einer Addition beispielsweise welche Werte addiert werden sollen.		In einem typischen Mikroprozessor mit einer Pipeline werden die Befehle von der [[Von-Neumann-Zyklus\|Instruction Fetch Unit]] (IFU) aus dem Speicher geholt und dann dem Befehlsdecoder übergeben. Anhand des gespeicherten Wertes kann dieser dann den nächsten Befehl entschlüsseln. Vermenschlicht entspricht dies dem Nachschlagen in einer Tabelle. Neben der Dekodierung des Befehls (z. B. Addition oder Sprung) müssen auch die Operanden dekodiert werden. Im Falle einer Addition beispielsweise welche Werte addiert werden sollen.

	Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[Reduced Instruction Set Computer\|RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[X86-Prozessor\|x86]] Befehlssatz kompatiblen Prozessoren.		Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[Reduced Instruction Set Computer\|RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[X86-Prozessor\|x86]] Befehlssatz kompatiblen Prozessoren.

Shadak: lf, tippo, mit AWB

2010-12-25T08:51:25Z

lf, tippo, mit AWB

← Nächstältere Version		Version vom 25. Dezember 2010, 10:51 Uhr
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	In einem typischen Mikroprozessor mit einer Pipeline werden die Befehle von der [[Von-Neumann-Zyklus\|Instruction Fetch Unit]] (IFU) aus dem Speicher geholt und dann dem Befehlsdekoder übergeben. Anhand des gespeicherten Wertes kann dieser dann den nächsten Befehl entschlüsseln. Vermenschlicht entspricht dies dem Nachschlagen in einer Tabelle. Neben der Dekodierung des Befehls (z. B. Addition oder Sprung) müssen auch die Operanden dekodiert werden. Im Falle einer Addition beispielsweise welche Werte addiert werden sollen.		In einem typischen Mikroprozessor mit einer Pipeline werden die Befehle von der [[Von-Neumann-Zyklus\|Instruction Fetch Unit]] (IFU) aus dem Speicher geholt und dann dem Befehlsdekoder übergeben. Anhand des gespeicherten Wertes kann dieser dann den nächsten Befehl entschlüsseln. Vermenschlicht entspricht dies dem Nachschlagen in einer Tabelle. Neben der Dekodierung des Befehls (z. B. Addition oder Sprung) müssen auch die Operanden dekodiert werden. Im Falle einer Addition beispielsweise welche Werte addiert werden sollen.

	Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[x86]] Befehlssatz kompatiblen Prozessoren.		Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[Reduced Instruction Set Computer\|RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[X86-Prozessor\|x86]] Befehlssatz kompatiblen Prozessoren.

	Ähnlich einfach ist es bei Prozessoren mit [[VLIW]] (Very Long Instruction Word) Architektur. Befehle dieser Architektur sind relativ einfach zu dekodieren, enthalten aber neben der gewünschten Operation und den Operanden auch Informationen über die zu verwendenden [[Ausführungseinheit]]en.		Ähnlich einfach ist es bei Prozessoren mit [[VLIW]] (Very Long Instruction Word) Architektur. Befehle dieser Architektur sind relativ einfach zu dekodieren, enthalten aber neben der gewünschten Operation und den Operanden auch Informationen über die zu verwendenden [[Ausführungseinheit]]en.

	Die dekodierten Befehle werden an die nachfolgenden Ausführungseinheiten weitergeleitet. Danach kann der nächste Befehl dekodiert werden.		Die dekodierten Befehle werden an die nachfolgenden Ausführungseinheiten weitergeleitet. Danach kann der nächste Befehl dekodiert werden.


	[[Kategorie:Rechnerarchitektur]]		[[Kategorie:Rechnerarchitektur]]

87.144.122.130 am 26. November 2010 um 09:08 Uhr

2010-11-26T09:08:48Z

← Nächstältere Version		Version vom 26. November 2010, 11:08 Uhr
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	Der '''Befehlsdecoder''' ist ein Teil des [[Prozessor (Hardware)\|Prozessor]]s im Computer, ein sogenannter [[Interpreter]].		Der '''Befehlsdecoder''' ist ein Teil des [[Prozessor (Hardware)\|Prozessor]]s im Computer, ein sogenannter [[Interpreter]].

Freedom Wizard: geschütztes Leerzeichen

2009-06-11T19:50:08Z

geschütztes Leerzeichen

← Nächstältere Version		Version vom 11. Juni 2009, 21:50 Uhr
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	Seine Aufgabe besteht darin, die [[Maschinenbefehl]]e in Micro-Instructions zu übersetzen und, falls nötig, in einzelne Arbeitsschritte zu zerlegen. Diese werden dann von ihm an die zugehörigen Einheiten der [[Central Processing Unit]] weitergeleitet.		Seine Aufgabe besteht darin, die [[Maschinenbefehl]]e in Micro-Instructions zu übersetzen und, falls nötig, in einzelne Arbeitsschritte zu zerlegen. Diese werden dann von ihm an die zugehörigen Einheiten der [[Central Processing Unit]] weitergeleitet.

	In einem typischen Mikroprozessor mit einer Pipeline werden die Befehle von der [[Von-Neumann-Zyklus\|Instruction Fetch Unit]] (IFU) aus dem Speicher geholt und dann dem Befehlsdekoder übergeben. Anhand des gespeicherten Wertes kann dieser dann den nächsten Befehl entschlüsseln. Vermenschlicht entspricht dies dem Nachschlagen in einer Tabelle. Neben der Dekodierung des Befehls (z.B. Addition oder Sprung) müssen auch die Operanden dekodiert werden. Im Falle einer Addition beispielsweise welche Werte addiert werden sollen.		In einem typischen Mikroprozessor mit einer Pipeline werden die Befehle von der [[Von-Neumann-Zyklus\|Instruction Fetch Unit]] (IFU) aus dem Speicher geholt und dann dem Befehlsdekoder übergeben. Anhand des gespeicherten Wertes kann dieser dann den nächsten Befehl entschlüsseln. Vermenschlicht entspricht dies dem Nachschlagen in einer Tabelle. Neben der Dekodierung des Befehls (z. B. Addition oder Sprung) müssen auch die Operanden dekodiert werden. Im Falle einer Addition beispielsweise welche Werte addiert werden sollen.

	Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[x86]] Befehlssatz kompatiblen Prozessoren.		Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[x86]] Befehlssatz kompatiblen Prozessoren.

84.59.61.7: Siehe VLIW, ... fälschlicherweise auch als Very Large Instruction Word bezeichnet

2009-03-18T21:07:32Z

Siehe VLIW, ... fälschlicherweise auch als Very Large Instruction Word bezeichnet

← Nächstältere Version		Version vom 18. März 2009, 23:07 Uhr
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	Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[x86]] Befehlssatz kompatiblen Prozessoren.		Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[x86]] Befehlssatz kompatiblen Prozessoren.

	Ähnlich einfach ist es bei Prozessoren mit [[VLIW]] (Very ~~Large~~ Instruction Word) Architektur. Befehle dieser Architektur sind relativ einfach zu dekodieren, enthalten aber neben der gewünschten Operation und den Operanden auch Informationen über die zu verwendenden [[Ausführungseinheit]]en.		Ähnlich einfach ist es bei Prozessoren mit [[VLIW]] (Very Long Instruction Word) Architektur. Befehle dieser Architektur sind relativ einfach zu dekodieren, enthalten aber neben der gewünschten Operation und den Operanden auch Informationen über die zu verwendenden [[Ausführungseinheit]]en.

	Die dekodierten Befehle werden an die nachfolgenden Ausführungseinheiten weitergeleitet. Danach kann der nächste Befehl dekodiert werden.		Die dekodierten Befehle werden an die nachfolgenden Ausführungseinheiten weitergeleitet. Danach kann der nächste Befehl dekodiert werden.

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2007-05-14T12:35:14Z

Typo

← Nächstältere Version		Version vom 14. Mai 2007, 14:35 Uhr
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	In einem typischen Mikroprozessor mit einer Pipeline werden die Befehle von der [[Von-Neumann-Zyklus\|Instruction Fetch Unit]] (IFU) aus dem Speicher geholt und dann dem Befehlsdekoder übergeben. Anhand des gespeicherten Wertes kann dieser dann den nächsten Befehl entschlüsseln. Vermenschlicht entspricht dies dem Nachschlagen in einer Tabelle. Neben der Dekodierung des Befehls (z.B. Addition oder Sprung) müssen auch die Operanden dekodiert werden. Im Falle einer Addition beispielsweise welche Werte addiert werden sollen.		In einem typischen Mikroprozessor mit einer Pipeline werden die Befehle von der [[Von-Neumann-Zyklus\|Instruction Fetch Unit]] (IFU) aus dem Speicher geholt und dann dem Befehlsdekoder übergeben. Anhand des gespeicherten Wertes kann dieser dann den nächsten Befehl entschlüsseln. Vermenschlicht entspricht dies dem Nachschlagen in einer Tabelle. Neben der Dekodierung des Befehls (z.B. Addition oder Sprung) müssen auch die Operanden dekodiert werden. Im Falle einer Addition beispielsweise welche Werte addiert werden sollen.

	Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten ~~Verteter~~ dieser Problematik sind die zum [[x86]] Befehlssatz kompatiblen Prozessoren.		Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Vertreter dieser Problematik sind die zum [[x86]] Befehlssatz kompatiblen Prozessoren.

	Ähnlich einfach ist es bei Prozessoren mit [[VLIW]] (Very Large Instruction Word) Architektur. Befehle dieser Architektur sind relativ einfach zu dekodieren, enthalten aber neben der gewünschten Operation und den Operanden auch Informationen über die zu verwendenden [[Ausführungseinheit]]en.		Ähnlich einfach ist es bei Prozessoren mit [[VLIW]] (Very Large Instruction Word) Architektur. Befehle dieser Architektur sind relativ einfach zu dekodieren, enthalten aber neben der gewünschten Operation und den Operanden auch Informationen über die zu verwendenden [[Ausführungseinheit]]en.

°: Link auf BKL aufgelöst

2007-01-26T10:50:06Z

Link auf BKL aufgelöst

← Nächstältere Version		Version vom 26. Januar 2007, 12:50 Uhr
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	Der '''Befehlsdecoder''' ist ein Teil des [[Prozessor]]s im Computer, ein sogenannter [[Interpreter]].		Der '''Befehlsdecoder''' ist ein Teil des [[Prozessor (Hardware)\|Prozessor]]s im Computer, ein sogenannter [[Interpreter]].

	Seine Aufgabe besteht darin, die [[Maschinenbefehl]]e in Micro-Instructions zu übersetzen und, falls nötig, in einzelne Arbeitsschritte zu zerlegen. Diese werden dann von ihm an die zugehörigen Einheiten der [[Central Processing Unit]] weitergeleitet.		Seine Aufgabe besteht darin, die [[Maschinenbefehl]]e in Micro-Instructions zu übersetzen und, falls nötig, in einzelne Arbeitsschritte zu zerlegen. Diese werden dann von ihm an die zugehörigen Einheiten der [[Central Processing Unit]] weitergeleitet.

TableSitter: Typo

2006-12-07T15:31:50Z

Typo

← Nächstältere Version		Version vom 7. Dezember 2006, 17:31 Uhr
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	In einem typischen Mikroprozessor mit einer Pipeline werden die Befehle von der [[Von-Neumann-Zyklus\|Instruction Fetch Unit]] (IFU) aus dem Speicher geholt und dann dem Befehlsdekoder übergeben. Anhand des gespeicherten Wertes kann dieser dann den nächsten Befehl entschlüsseln. Vermenschlicht entspricht dies dem Nachschlagen in einer Tabelle. Neben der Dekodierung des Befehls (z.B. Addition oder Sprung) müssen auch die Operanden dekodiert werden. Im Falle einer Addition beispielsweise welche Werte addiert werden sollen.		In einem typischen Mikroprozessor mit einer Pipeline werden die Befehle von der [[Von-Neumann-Zyklus\|Instruction Fetch Unit]] (IFU) aus dem Speicher geholt und dann dem Befehlsdekoder übergeben. Anhand des gespeicherten Wertes kann dieser dann den nächsten Befehl entschlüsseln. Vermenschlicht entspricht dies dem Nachschlagen in einer Tabelle. Neben der Dekodierung des Befehls (z.B. Addition oder Sprung) müssen auch die Operanden dekodiert werden. Im Falle einer Addition beispielsweise welche Werte addiert werden sollen.

	Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Verteter dieser Problematik sind die zum [[x86]] ~~Befehlsatz~~ kompatiblen Prozessoren.		Wie schwierig dieser Vorgang ist, hängt von der jeweiligen Architektur des Prozessors ab. Im günstigen Fall handelt es sich um einen [[RISC]] (Reduced Instruction Set Computer) Prozessor, bei dem jeder Befehl mit der gleichen Anzahl von Bits gespeichert wird. Auch müssen bei der Dekodierung des Befehls nicht neue Mikro-Befehle generiert werden, falls der gespeicherte Befehl es zum Beispiel erfordert einen Operanden aus dem Speicher zu laden. Dies kann bei [[CISC]] (Complex Instruction Set Computer) Architekturen passieren. Erschwerend kommt bei dieser Architektur hinzu, dass die Befehle häufig unterschiedlich lang sind, also unterschiedlich viele Bits zum Speichern brauchen. Die berühmtesten Verteter dieser Problematik sind die zum [[x86]] Befehlssatz kompatiblen Prozessoren.

	Ähnlich einfach ist es bei Prozessoren mit [[VLIW]] (Very Large Instruction Word) Architektur. Befehle dieser Architektur sind relativ einfach zu dekodieren, enthalten aber neben der gewünschten Operation und den Operanden auch Informationen über die zu verwendenden [[Ausführungseinheit]]en.		Ähnlich einfach ist es bei Prozessoren mit [[VLIW]] (Very Large Instruction Word) Architektur. Befehle dieser Architektur sind relativ einfach zu dekodieren, enthalten aber neben der gewünschten Operation und den Operanden auch Informationen über die zu verwendenden [[Ausführungseinheit]]en.