Advanced Vector Extensions - Versionsgeschichte

77.87.228.72: APX ist kein Nachfolger von AVX sondern eine unabhängige Erweiterung von x86. AVX10.2 verlangt eine 512 Bit Implementierung.

2025-05-23T11:24:22Z

APX ist kein Nachfolger von AVX sondern eine unabhängige Erweiterung von x86. AVX10.2 verlangt eine 512 Bit Implementierung.

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	\|rowspan="2"\| AVX-512 \|\| {{0}}512 \|\| align="right" rowspan="2" \| 32 (ZMM0…31) \|\| align="center" rowspan="2" \| EVEX \|\| [[Intel-Skylake-Mikroarchitektur\|Skylake-X]], [[Intel Xeon Phi\|Xeon Phi x200]], [[Intel Xeon (Skylake)\|Xeon Skylake-Scalable Processors]], [[Intel-Tiger-Lake-Mikroarchitektur\|Tiger Lake]] \|\|		\|rowspan="2"\| AVX-512 \|\| {{0}}512 \|\| align="right" rowspan="2" \| 32 (ZMM0…31) \|\| align="center" rowspan="2" \| EVEX \|\| [[Intel-Skylake-Mikroarchitektur\|Skylake-X]], [[Intel Xeon Phi\|Xeon Phi x200]], [[Intel Xeon (Skylake)\|Xeon Skylake-Scalable Processors]], [[Intel-Tiger-Lake-Mikroarchitektur\|Tiger Lake]] \|\|
	\|-		\|-
	\| {{0}}256/~~{{0}}~~512 \|\| \|\| [[Zen 4]], [[Zen 5]]		\| {{0}}256/512 \|\| \|\| [[Zen 4]], [[Zen 5]]
	\|-		\|-
	\| AVX10.1 \|\| ~~{{0}}128/~~{{0}}256/~~{{0}}~~512 \|\| style="text-align:right;" \| 32 (ZMM0…31) \|\| style="text-align:center;" \| EVEX / REX2 \|\| \|\|		\| AVX10.1 \|\| {{0}}256/512 \|\| style="text-align:right;" \| 32 (ZMM0…31) \|\| style="text-align:center;" \| EVEX / REX2 \|\| [[Granite Rapids]]\|\|
	\|-		\|-
	\| AVX10.2 \|\| ~~{{0}}128/{{0}}256/~~{{0}}512 \|\| style="text-align:right;" \| 32 (ZMM0…31) \|\| style="text-align:center;" \| EVEX / REX2 \|\| \|\|		\| AVX10.2 \|\| {{0}}512 \|\| style="text-align:right;" \| 32 (ZMM0…31) \|\| style="text-align:center;" \| EVEX / REX2 \|\| [[Diamond Rapids]]\|\|
	\|}		\|}

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	'''AVX-512''' wurde 2013 veröffentlicht und erweiterte die AVX-Befehle von 256 auf 512 Bit.<ref name="reinders512">{{cite web \|author=James Reinders \|title=AVX-512 Instructions \|language=en \|date=2013-07-23 \|publisher=[[Intel]] \|url=https://www.intel.com/content/www/us/en/developer/articles/technical/intel-avx-512-instructions.html \|accessdate=2022-12-15}}</ref> Es wurde erstmals von Prozessoren der [[Intel-Knights Landing-Mikroarchitektur\|Knights-Landing]]-Architektur (Intel) unterstützt.		'''AVX-512''' wurde 2013 veröffentlicht und erweiterte die AVX-Befehle von 256 auf 512 Bit.<ref name="reinders512">{{cite web \|author=James Reinders \|title=AVX-512 Instructions \|language=en \|date=2013-07-23 \|publisher=[[Intel]] \|url=https://www.intel.com/content/www/us/en/developer/articles/technical/intel-avx-512-instructions.html \|accessdate=2022-12-15}}</ref> Es wurde erstmals von Prozessoren der [[Intel-Knights Landing-Mikroarchitektur\|Knights-Landing]]-Architektur (Intel) unterstützt.

			'''AVX10''' wurde 2023 veröffentlicht und soll die konvergenten Umsetzung von AVX-512 ermöglichen. Es werden alle AVX-512 Befehle unterstützt und eine Versionsbasierte Befehlssatzaufzählung eingeführt.<ref>{{Internetquelle \|url=https://cdrdv2.intel.com/v1/dl/getContent/784267 \|titel=Architecture Specification for Intel® Advanced Vector Extensions 10 (Intel® AVX10) \|hrsg=Intel \|abruf=23.05.2025}}</ref> In einer früheren Version der Spezifikation wurde für AVX10.2 auch eine 256-bit Implementierung vorgesehen, ab Version 3 wurde diese entfernt so dass eine 512-bit Implementierung nun verpflichtend ist.<ref>{{Internetquelle \|url=https://www.phoronix.com/news/Intel-AVX10-Drops-256-Bit \|titel=Intel AVX10 Drops Optional 512-bit: No AVX10 256-bit Only E-Cores In The Future \|sprache=en \|abruf=2025-05-23}}</ref>
	Als '''Intel APX''' für ''Advanced Performance Extensions'' überarbeitet Intel die bestehenden AVX-Befehlssatzerweiterungen, sodass auch bestehende Software durch Neukompilierung von den doppelt so vielen Registern (32 bei AVX-512 statt 16 bei SSE/AVX/AVX2) profitieren sollen. Der Name der auf AVX-512 aufbauenden Weiterentwicklung wird in '''AVX10''' geändert, die vielen unterschiedlichen Erweiterungen für Server und Client vereinheitlicht und das Featureset dazu jeweils eingefroren. AVX10.1 soll bei den kommenden [[Intel Xeon]] „Scalable Processors“ der 5. Generation „[[Intel Xeon (Granite Rapids)\|Granite Rapids]]“ eingeführt werden. Spätere E- und P-Kerne sollen dann AVX10.2 erhalten. Mit AVX10 wird auch eine optionale variable Vektorlänge von 128, 256 und 512 Bit möglich; [[Zen 4\|Zen-4]]-Prozessoren von AMD, die erstmals AVX-512 implementieren, unterstützen bereits zusätzlich eine Vektorlänge von 256 Bits.<ref name="heiseonline_9225901">{{Heise online \|ID=9225901 \|Titel=Intel APX: Effizienter und schneller mit neuer x86-Befehlssatzerweiterung AVX10 \|Autor=Carsten Spille \|Datum=2023-07-25 \|Abruf=2023-07-30}}</ref>

	== Neue Eigenschaften ==		== Neue Eigenschaften ==
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	Bei AVX-512 sind es aufgrund der Registerbreite von 512 Bit damit pro Befehl acht Additionen in doppelter Genauigkeit oder 16 Additionen in einfacher Genauigkeit.		Bei AVX-512 sind es aufgrund der Registerbreite von 512 Bit damit pro Befehl acht Additionen in doppelter Genauigkeit oder 16 Additionen in einfacher Genauigkeit.
	Die Nutzung von AVX-512 beschränkt sich im Desktop-Segment gegenwärtig (2018) auf den ''X299''-Chipsatz der ''Skylake''-Architektur für den [[Sockel 2066]] sowie seit 2016 auch auf eine Reihe der [[Intel Xeon\|Xeon]]-Prozessorbaureihen.		Die Nutzung von AVX-512 beschränkt sich im Desktop-Segment gegenwärtig (2018) auf den ''X299''-Chipsatz der ''Skylake''-Architektur für den [[Sockel 2066]] sowie seit 2016 auch auf eine Reihe der [[Intel Xeon\|Xeon]]-Prozessorbaureihen.

	Mit der auf AVX-512 aufbauenden Weiterentwicklung ''APX'' (Advanced Performance Extensions), später in ''AVX10'' umbenannt, verdoppelt sich die Anzahl der 512 Bit breiten Register auf 32 pro physischem CPU-Kern.

	== Einzelnachweise ==		== Einzelnachweise ==

Trustable: typo

2025-05-21T23:47:20Z

typo

2A02:8071:6400:4120:535:C0DC:6522:D957: /* Anwendung */

2025-05-21T20:00:51Z

Anwendung

← Nächstältere Version		Version vom 21. Mai 2025, 22:00 Uhr
Zeile 44:		Zeile 44:
	* Erhöht Parallelität und Durchsatz von Gleitkomma- und Ganzzahl-SIMD-Berechnungen.		* Erhöht Parallelität und Durchsatz von Gleitkomma- und Ganzzahl-SIMD-Berechnungen.
	* Verringert die Registerlast durch nicht destruktive Drei-Operanden-Form.		* Verringert die Registerlast durch nicht destruktive Drei-Operanden-Form.
			* WIrd auch zur Beschleunigung kryptographischer Algorithmen benutzt.

	== Unterstützung in Compilern und Assemblern ==		== Unterstützung in Compilern und Assemblern ==

Neutronstar2: /* Erweiterung AVX-512 */

2025-04-06T17:43:09Z

Erweiterung AVX-512

← Nächstältere Version		Version vom 6. April 2025, 19:43 Uhr
Zeile 279:		Zeile 279:

	== Erweiterung AVX-512 ==		== Erweiterung AVX-512 ==
	Da im [[Hochleistungsrechnen~~\|High-Performance-Computing (HPC)~~]] mittlerweile die Energieeffizienz immer wichtiger wird und das [[Single Instruction Multiple Data\|SIMD]]-Konzept hier Fortschritte verspricht, wurde für die [[Intel Xeon Phi]] genannten ~~Rechenbeschleunigerkarten~~ die Befehlssatzerweiterung AVX2 nochmals komplett überarbeitet. Unter anderem wurde hierbei die Daten- und Registerbreite auf 512 Bit verdoppelt sowie die Anzahl der Register auf 32 verdoppelt. Diese überarbeitete Erweiterung nennt Intel '''AVX-512''', sie besteht aus mehreren spezifizierten Gruppen neuer Instruktionen, welche gestaffelt implementiert werden. Die zweite ''Xeon Phi''-Generation (''Knights Corner'') erhält die sogenannte ''Foundation'', die dritte Generation (''~~[[Intel-~~Knights Landing~~-Mikroarchitektur\|Knights Landing]]~~'', 2016) zusätzlich die ''CD''-, ''PF''- und ''ER''-Erweiterungen.		Da im Bereich des [[Hochleistungsrechnen]]s mittlerweile die Energieeffizienz immer wichtiger wird und das [[Single Instruction Multiple Data\|SIMD]]-Konzept hier Fortschritte verspricht, wurde für die [[Intel Xeon Phi]] genannten Rechenbeschleuniger die Befehlssatzerweiterung AVX2 nochmals komplett überarbeitet. Unter anderem wurde hierbei die Daten- und Registerbreite auf 512 Bit verdoppelt sowie die Anzahl der Register auf 32 verdoppelt. Diese überarbeitete Erweiterung nennt Intel '''AVX-512''', sie besteht aus mehreren spezifizierten Gruppen neuer Instruktionen, welche gestaffelt implementiert werden. Die zweite ''Xeon Phi''-Generation (''Knights Corner'') erhält die sogenannte ''Foundation'', die dritte Generation (''Knights Landing'', 2016) zusätzlich die ''CD''-, ''PF''- und ''ER''-Erweiterungen.

	Im Unterschied zu ''Xeon Phi'' einschließlich ''Knights Landing'' sind die Befehlsgruppen ''DQ'', ''BW'' und ''VL'' Bestandteil der im Sommer 2017 erschienen [[Intel Xeon (Skylake)\|Xeon Scalable Processors]] und der von ihnen abgeleiteten [[Intel-Skylake-Mikroarchitektur\|Skylake-X]]-Prozessoren (ab Core i7-7800X).		Im Unterschied zu ''Xeon Phi'' einschließlich ''Knights Landing'' sind die Befehlsgruppen ''DQ'', ''BW'' und ''VL'' Bestandteil der im Sommer 2017 erschienen [[Intel Xeon (Skylake)\|Xeon Scalable Processors]] und der von ihnen abgeleiteten [[Intel-Skylake-Mikroarchitektur\|Skylake-X]]-Prozessoren (ab Core i7-7800X).

SchlurcherBot: Bot: http → https

2025-03-04T12:15:29Z

Bot: http → https

← Nächstältere Version		Version vom 4. März 2025, 14:15 Uhr
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	:ab 10.6.8 (letztes [[Mac OS X Snow Leopard\|Snow Leopard]] Update)<ref>{{cite web \| url=https://twitter.com/#!/comex/status/85401002349576192 \| title=Twitter \| accessdate=2010-06-23\|language=en}}</ref> vom 23. Juni 2011		:ab 10.6.8 (letztes [[Mac OS X Snow Leopard\|Snow Leopard]] Update)<ref>{{cite web \| url=https://twitter.com/#!/comex/status/85401002349576192 \| title=Twitter \| accessdate=2010-06-23\|language=en}}</ref> vom 23. Juni 2011
	;[[OpenBSD]]		;[[OpenBSD]]
	:5.8 vom 18. Oktober 2015<ref>{{Internetquelle\| url=~~http~~://www.openbsd.org/58.html\| titel=OpenBSD 5.8\| zugriff=2015-12-07\| autor=Theo de Raadt\|sprache=en}}</ref>		:5.8 vom 18. Oktober 2015<ref>{{Internetquelle\| url=https://www.openbsd.org/58.html\| titel=OpenBSD 5.8\| zugriff=2015-12-07\| autor=Theo de Raadt\|sprache=en}}</ref>
	;[[Solaris (Betriebssystem)\|Solaris]]		;[[Solaris (Betriebssystem)\|Solaris]]
	:10 Update 10 und Solaris 11		:10 Update 10 und Solaris 11
	;[[Microsoft Windows\|Windows]]		;[[Microsoft Windows\|Windows]]
	:ab [[Microsoft Windows 7\|Windows 7]] SP1 und [[Microsoft Windows Server 2008 R2\|Windows Server 2008 R2]] SP1 vom 22. Februar 2011<ref>{{cite web \| url=~~http~~://msdn.microsoft.com/en-us/library/ff545910.aspx \| title=Floating-Point Support for 64-Bit Drivers \| accessdate=2009-12-06\|language=en}}</ref>		:ab [[Microsoft Windows 7\|Windows 7]] SP1 und [[Microsoft Windows Server 2008 R2\|Windows Server 2008 R2]] SP1 vom 22. Februar 2011<ref>{{cite web \| url=https://msdn.microsoft.com/en-us/library/ff545910.aspx \| title=Floating-Point Support for 64-Bit Drivers \| accessdate=2009-12-06\|language=en}}</ref>

	== CPUs mit AVX ==		== CPUs mit AVX ==

Thomas Dresler: Tippfehler korrigiert

2025-02-20T22:46:16Z

Tippfehler korrigiert

← Nächstältere Version		Version vom 21. Februar 2025, 00:46 Uhr
Zeile 283:		Zeile 283:
	Im Unterschied zu ''Xeon Phi'' einschließlich ''Knights Landing'' sind die Befehlsgruppen ''DQ'', ''BW'' und ''VL'' Bestandteil der im Sommer 2017 erschienen [[Intel Xeon (Skylake)\|Xeon Scalable Processors]] und der von ihnen abgeleiteten [[Intel-Skylake-Mikroarchitektur\|Skylake-X]]-Prozessoren (ab Core i7-7800X).		Im Unterschied zu ''Xeon Phi'' einschließlich ''Knights Landing'' sind die Befehlsgruppen ''DQ'', ''BW'' und ''VL'' Bestandteil der im Sommer 2017 erschienen [[Intel Xeon (Skylake)\|Xeon Scalable Processors]] und der von ihnen abgeleiteten [[Intel-Skylake-Mikroarchitektur\|Skylake-X]]-Prozessoren (ab Core i7-7800X).

	Die Befehlsgruppen wurden von Intel bereits vorab dokumentiert und sind über die [[CPUID]]-Instruktion abfragbar, bestimmte Register-Bits sind bei Vorhandensein der Befehlsgruppe gesetzt. Bei AMD Zen 4 ist AVX-512 „double-pumped“ durch zwei 256-Bit-Voktoreinheiten,<ref>https://www.phoronix.com/review/amd-zen4-avx512</ref> die Leistung ist jedoch „erstaunlich gut“.<ref>https://www.tomshardware.com/news/avx-512-performance-impresses-on-ryzen-7040</ref> Bei AMD Zen 5 ist AVX-512 „voll“ implementiert, arbeitet also eine 512-Bit-AVX-Berechnung in einem Takt ab, jedoch ist aus Gründen der Einsparung (Platz und Energie), für z. B. Mobilprozessoren wie dem ''[[Zen 5#Ryzen AI 300 „Strix Point“\|Ryzen AI 300]]'', auch die gleiche Aufteilung in zwei 256-Bit-Operationen, wie schon bei Zen 4, weiterhin möglich.<ref name="heiseonline_9801462">{{Heise online \|ID=9801462 \|Titel=AMD Ryzen AI 300: Überraschende Details zu Zen 5 sowie RDNA 3.5 und XDNA2 \|Autor=Carsten Spille \|Datum=2024-07-24 \|Abruf=2024-09-11 \|Zitat=Auch die Befehlssatzerweiterung AVX512 ist wie schon bei Zen 4 wieder mit an ~~Board~~. Die Zen-5-Kerne können, anders als bei Zen 4, AVX512 theoretisch auch in einem statt in zwei Durchgängen ausführen und so für die doppelte Rechenleistung pro Takt sorgen. Allerdings bewahrte sich AMD auch die Möglichkeit, die breiten Instruktionen platz- und energiesparend in zwei 256-Bit-Häppchen nacheinander abzuarbeiten, wie es schon Zen 4 tat.}}</ref> Bei Intel ist AVX-512 als Spezifikation beziehungsweise [[Roadmap]] zu sehen, welche Instruktionen Intel zukünftig in die AVX-Einheiten bringen will<ref>{{Internetquelle\|url=https://software.intel.com/en-us/intel-architecture-instruction-set-extensions-programming-reference \| titel=ISA-Extensions Programming Reference \| zugriff=2017-10-17}}</ref> :		Die Befehlsgruppen wurden von Intel bereits vorab dokumentiert und sind über die [[CPUID]]-Instruktion abfragbar, bestimmte Register-Bits sind bei Vorhandensein der Befehlsgruppe gesetzt. Bei AMD Zen 4 ist AVX-512 „double-pumped“ durch zwei 256-Bit-Voktoreinheiten,<ref>https://www.phoronix.com/review/amd-zen4-avx512</ref> die Leistung ist jedoch „erstaunlich gut“.<ref>https://www.tomshardware.com/news/avx-512-performance-impresses-on-ryzen-7040</ref> Bei AMD Zen 5 ist AVX-512 „voll“ implementiert, arbeitet also eine 512-Bit-AVX-Berechnung in einem Takt ab, jedoch ist aus Gründen der Einsparung (Platz und Energie), für z. B. Mobilprozessoren wie dem ''[[Zen 5#Ryzen AI 300 „Strix Point“\|Ryzen AI 300]]'', auch die gleiche Aufteilung in zwei 256-Bit-Operationen, wie schon bei Zen 4, weiterhin möglich.<ref name="heiseonline_9801462">{{Heise online \|ID=9801462 \|Titel=AMD Ryzen AI 300: Überraschende Details zu Zen 5 sowie RDNA 3.5 und XDNA2 \|Autor=Carsten Spille \|Datum=2024-07-24 \|Abruf=2024-09-11 \|Zitat=Auch die Befehlssatzerweiterung AVX512 ist wie schon bei Zen 4 wieder mit an Bord. Die Zen-5-Kerne können, anders als bei Zen 4, AVX512 theoretisch auch in einem statt in zwei Durchgängen ausführen und so für die doppelte Rechenleistung pro Takt sorgen. Allerdings bewahrte sich AMD auch die Möglichkeit, die breiten Instruktionen platz- und energiesparend in zwei 256-Bit-Häppchen nacheinander abzuarbeiten, wie es schon Zen 4 tat.}}</ref> Bei Intel ist AVX-512 als Spezifikation beziehungsweise [[Roadmap]] zu sehen, welche Instruktionen Intel zukünftig in die AVX-Einheiten bringen will<ref>{{Internetquelle\|url=https://software.intel.com/en-us/intel-architecture-instruction-set-extensions-programming-reference \| titel=ISA-Extensions Programming Reference \| zugriff=2017-10-17}}</ref> :

	{\| class="wikitable zebra"		{\| class="wikitable zebra"

Thomas Dresler: Durchkopplung

2025-01-04T17:40:42Z

Durchkopplung

← Nächstältere Version		Version vom 4. Januar 2025, 19:40 Uhr
Zeile 352:		Zeile 352:
	Programme können mithilfe von ''AVX'' und dessen 256 Bit breiten Registern im ''x64-Modus'' in jedem [[Taktzyklus]] vier [[Gleitkommaoperation]]en mit [[Doppelte Genauigkeit\|doppelter Genauigkeit]] oder acht Gleitkommaoperationen mit [[Einfache Genauigkeit\|einfacher Genauigkeit]] bei bspw. einer einfachen Addition berechnen. Dabei befinden sich jeweils vier Werte doppelter Genauigkeit oder acht Werte einfacher Genauigkeit in jeweils einem der 16 AVX-Register, die dann mit jeweils einem Partner verrechnet werden.		Programme können mithilfe von ''AVX'' und dessen 256 Bit breiten Registern im ''x64-Modus'' in jedem [[Taktzyklus]] vier [[Gleitkommaoperation]]en mit [[Doppelte Genauigkeit\|doppelter Genauigkeit]] oder acht Gleitkommaoperationen mit [[Einfache Genauigkeit\|einfacher Genauigkeit]] bei bspw. einer einfachen Addition berechnen. Dabei befinden sich jeweils vier Werte doppelter Genauigkeit oder acht Werte einfacher Genauigkeit in jeweils einem der 16 AVX-Register, die dann mit jeweils einem Partner verrechnet werden.

	Mit AVX2 verändert sich die Registerbreite nicht, es wurden lediglich einige der zuvor (bei AVX) noch mit 128 Bit ausgeführten Operationen (z. B. [[FMA x86\|FMA3]]: [[Fused multiply-add\|Fused-Multiply Add]]/Floating-Point [[Multiply-Accumulate]], [[Integer (Datentyp)#Rechenoperationen\|Integeroperationen]]…) auf 256 Bit-Ausführung gebracht.<ref name="PG17">Gepner, Pawel. [https://www.researchgate.net/publication/321753747_Using_AVX2_Instruction_Set_to_Increase_Performance_of_High_Performance_Computing_Code "Using AVX2 instruction set to increase performance of high performance computing code"], Computing and Informatics 36.5 (2017): 1001-1018.</ref> Es ändert sich somit die Anzahl der verfügbaren 256-Bit-[[Single Instruction Multiple Data\|SIMD]]-Operationen. Bei einer einfachen Addition auf einer [[64-Bit-Architektur]] werden weiterhin (nur) vier Gleitkommaoperationen mit doppelter Genauigkeit oder acht Gleitkommaoperationen mit einfacher Genauigkeit gleichzeitig berechnet.		Mit AVX2 verändert sich die Registerbreite nicht, es wurden lediglich einige der zuvor (bei AVX) noch mit 128 Bit ausgeführten Operationen (z. B. [[FMA x86\|FMA3]]: [[Fused multiply-add\|Fused-Multiply Add]]/Floating-Point [[Multiply-Accumulate]], [[Integer (Datentyp)#Rechenoperationen\|Integeroperationen]]…) auf 256-Bit-Ausführung gebracht.<ref name="PG17">Gepner, Pawel. [https://www.researchgate.net/publication/321753747_Using_AVX2_Instruction_Set_to_Increase_Performance_of_High_Performance_Computing_Code "Using AVX2 instruction set to increase performance of high performance computing code"], Computing and Informatics 36.5 (2017): 1001-1018.</ref> Es ändert sich somit die Anzahl der verfügbaren 256-Bit-[[Single Instruction Multiple Data\|SIMD]]-Operationen. Bei einer einfachen Addition auf einer [[64-Bit-Architektur]] werden weiterhin (nur) vier Gleitkommaoperationen mit doppelter Genauigkeit oder acht Gleitkommaoperationen mit einfacher Genauigkeit gleichzeitig berechnet.

	Bei AVX-512 sind es aufgrund der Registerbreite von 512 Bit damit pro Befehl acht Additionen in doppelter Genauigkeit oder 16 Additionen in einfacher Genauigkeit.		Bei AVX-512 sind es aufgrund der Registerbreite von 512 Bit damit pro Befehl acht Additionen in doppelter Genauigkeit oder 16 Additionen in einfacher Genauigkeit.

Adtonko: ref sprache

2024-12-03T10:14:32Z

ref sprache

← Nächstältere Version		Version vom 3. Dezember 2024, 12:14 Uhr
Zeile 52:		Zeile 52:
	AVX braucht explizite Unterstützung durch das [[Betriebssystem]], damit die neuen Register bei einem [[Kontextwechsel]] korrekt gespeichert und wiederhergestellt werden. Die folgenden Betriebssystemversionen unterstützen AVX:<!-- Liste alphabetisch! -->		AVX braucht explizite Unterstützung durch das [[Betriebssystem]], damit die neuen Register bei einem [[Kontextwechsel]] korrekt gespeichert und wiederhergestellt werden. Die folgenden Betriebssystemversionen unterstützen AVX:<!-- Liste alphabetisch! -->
	;[[DragonFly BSD]]		;[[DragonFly BSD]]
	:Anfang 2013<ref>{{cite web \| url=https://lists.dragonflybsd.org/pipermail/commits/2013-January/032386.html \| title=x86_64 – support for AVX instructions \| accessdate=2013-11-20}}</ref>		:Anfang 2013<ref>{{cite web \| url=https://lists.dragonflybsd.org/pipermail/commits/2013-January/032386.html \| title=x86_64 – support for AVX instructions \| accessdate=2013-11-20\|language=en}}</ref>
	;[[FreeBSD]]		;[[FreeBSD]]
	:9.1 vom 13. November 2013<ref>{{cite web \|url= https://www.freebsd.org/releases/9.1R/announce.html \|title= FreeBSD 9.1-RELEASE Announcement \|url-status= live \|accessdate= 2013-05-20 \|archiveurl= https://web.archive.org/web/20130515114639/http://www.freebsd.org/releases/9.1R/announce.html \|archivedate= 2013-05-15 \|~~archivebot~~= ~~2024-06-30 19:39:01 InternetArchiveBot~~ }}</ref> durch einen am 21. Januar 2012 eingereichten Patch<ref>{{cite web \|url= https://svnweb.freebsd.org/base?view=revision&revision=230426 \|title= Add support for the extended FPU states on amd64, both for native 64bit and 32bit ABIs \|publisher= svnweb.freebsd.org \|date= 2012-01-21 \|accessdate= 2012-01-22}}</ref>		:9.1 vom 13. November 2013<ref>{{cite web \|url= https://www.freebsd.org/releases/9.1R/announce.html \|title= FreeBSD 9.1-RELEASE Announcement \|url-status= live \|accessdate= 2013-05-20 \|archiveurl= https://web.archive.org/web/20130515114639/http://www.freebsd.org/releases/9.1R/announce.html \|archivedate= 2013-05-15 \|language=en}}</ref> durch einen am 21. Januar 2012 eingereichten Patch<ref>{{cite web \|url= https://svnweb.freebsd.org/base?view=revision&revision=230426 \|title= Add support for the extended FPU states on amd64, both for native 64bit and 32bit ABIs \|publisher= svnweb.freebsd.org \|date= 2012-01-21 \|accessdate= 2012-01-22\|language=en}}</ref>
	;[[Linux]]		;[[Linux]]
	:ab [[Linux (Kernel)\|Kernel]] 2.6.30<ref>{{cite web \| url=https://git.kernel.org/linus/a30469e7921a6dd2067e9e836d7787cfa0105627 \| title=x86: add linux kernel support for YMM state \| accessdate=2009-07-13}}</ref> vom 9. Juni 2009<ref>{{cite web \| url=https://kernelnewbies.org/Linux_2_6_30 \| title=Linux 2.6.30 – Linux Kernel Newbies \| accessdate=2009-07-13}}</ref>		:ab [[Linux (Kernel)\|Kernel]] 2.6.30<ref>{{cite web \| url=https://git.kernel.org/linus/a30469e7921a6dd2067e9e836d7787cfa0105627 \| title=x86: add linux kernel support for YMM state \| accessdate=2009-07-13\|language=en}}</ref> vom 9. Juni 2009<ref>{{cite web \| url=https://kernelnewbies.org/Linux_2_6_30 \| title=Linux 2.6.30 – Linux Kernel Newbies \| accessdate=2009-07-13\|language=en}}</ref>
	;[[macOS]]		;[[macOS]]
	:ab 10.6.8 (letztes [[Mac OS X Snow Leopard\|Snow Leopard]] Update)<ref>{{cite web \| url=https://twitter.com/#!/comex/status/85401002349576192 \| title=Twitter \| accessdate=2010-06-23}}</ref> vom 23. Juni 2011		:ab 10.6.8 (letztes [[Mac OS X Snow Leopard\|Snow Leopard]] Update)<ref>{{cite web \| url=https://twitter.com/#!/comex/status/85401002349576192 \| title=Twitter \| accessdate=2010-06-23\|language=en}}</ref> vom 23. Juni 2011
	;[[OpenBSD]]		;[[OpenBSD]]
	:5.8 vom 18. Oktober 2015<ref>{{Internetquelle\| url=http://www.openbsd.org/58.html\| titel=OpenBSD 5.8\| zugriff=2015-12-07\| autor=Theo de Raadt}}</ref>		:5.8 vom 18. Oktober 2015<ref>{{Internetquelle\| url=http://www.openbsd.org/58.html\| titel=OpenBSD 5.8\| zugriff=2015-12-07\| autor=Theo de Raadt\|sprache=en}}</ref>
	;[[Solaris (Betriebssystem)\|Solaris]]		;[[Solaris (Betriebssystem)\|Solaris]]
	:10 Update 10 und Solaris 11		:10 Update 10 und Solaris 11
	;[[Microsoft Windows\|Windows]]		;[[Microsoft Windows\|Windows]]
	:ab [[Microsoft Windows 7\|Windows 7]] SP1 und [[Microsoft Windows Server 2008 R2\|Windows Server 2008 R2]] SP1 vom 22. Februar 2011<ref>{{cite web \| url=http://msdn.microsoft.com/en-us/library/ff545910.aspx \| title=Floating-Point Support for 64-Bit Drivers \| accessdate=2009-12-06}}</ref>		:ab [[Microsoft Windows 7\|Windows 7]] SP1 und [[Microsoft Windows Server 2008 R2\|Windows Server 2008 R2]] SP1 vom 22. Februar 2011<ref>{{cite web \| url=http://msdn.microsoft.com/en-us/library/ff545910.aspx \| title=Floating-Point Support for 64-Bit Drivers \| accessdate=2009-12-06\|language=en}}</ref>

	== CPUs mit AVX ==		== CPUs mit AVX ==
	;[[Intel]]:		;[[Intel]]:
	* [[Intel-Sandy-Bridge-Mikroarchitektur\|Sandy-Bridge]]-Prozessoren, Q1 2011<ref>{{cite web \| url=http://www.extremetech.com/computing/80772-intel-offers-peek-at-nehalem-and-larrabee \| title=Intel Offers Peek at Nehalem and Larrabee \| date=2008-03-17 \| publisher=ExtremeTech\| accessdate=2011-08-20}}</ref>		* [[Intel-Sandy-Bridge-Mikroarchitektur\|Sandy-Bridge]]-Prozessoren, Q1 2011<ref>{{cite web \| url=http://www.extremetech.com/computing/80772-intel-offers-peek-at-nehalem-and-larrabee \| title=Intel Offers Peek at Nehalem and Larrabee \| date=2008-03-17 \| publisher=ExtremeTech\| accessdate=2011-08-20\|language=en}}</ref>
	* [[Intel-Ivy-Bridge-Mikroarchitektur\|Ivy-Bridge]]-Prozessoren, Q2 2012		* [[Intel-Ivy-Bridge-Mikroarchitektur\|Ivy-Bridge]]-Prozessoren, Q2 2012
	* [[Intel-Haswell-Mikroarchitektur\|Haswell]]-Prozessoren, Q2 2013		* [[Intel-Haswell-Mikroarchitektur\|Haswell]]-Prozessoren, Q2 2013

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	Programme können mithilfe von ''AVX'' und dessen 256 Bit breiten Registern im ''x64-Modus'' in jedem [[Taktzyklus]] vier [[Gleitkommaoperation]]en mit [[Doppelte Genauigkeit\|doppelter Genauigkeit]] oder acht Gleitkommaoperationen mit [[Einfache Genauigkeit\|einfacher Genauigkeit]] bei bspw. einer einfachen Addition berechnen. Dabei befinden sich jeweils vier Werte doppelter Genauigkeit oder acht Werte einfacher Genauigkeit in jeweils einem der 16 AVX-Register, die dann mit jeweils einem Partner verrechnet werden.		Programme können mithilfe von ''AVX'' und dessen 256 Bit breiten Registern im ''x64-Modus'' in jedem [[Taktzyklus]] vier [[Gleitkommaoperation]]en mit [[Doppelte Genauigkeit\|doppelter Genauigkeit]] oder acht Gleitkommaoperationen mit [[Einfache Genauigkeit\|einfacher Genauigkeit]] bei bspw. einer einfachen Addition berechnen. Dabei befinden sich jeweils vier Werte doppelter Genauigkeit oder acht Werte einfacher Genauigkeit in jeweils einem der 16 AVX-Register, die dann mit jeweils einem Partner verrechnet werden.

	Mit AVX2 verändert sich die Registerbreite nicht, es wurden lediglich einige der zuvor (bei AVX) noch mit 128 Bit ausgeführten Operationen (z. B. [[FMA x86\|FMA3]]: [[Fused multiply-add\|Fused-Multiply Add]]/Floating-Point Multiply-Accumulate, [[Integer (Datentyp)#Rechenoperationen\|Integeroperationen]]…) auf 256 Bit-Ausführung gebracht.<ref name="PG17">Gepner, Pawel. [https://www.researchgate.net/publication/321753747_Using_AVX2_Instruction_Set_to_Increase_Performance_of_High_Performance_Computing_Code "Using AVX2 instruction set to increase performance of high performance computing code"], Computing and Informatics 36.5 (2017): 1001-1018.</ref> Es ändert sich somit die Anzahl der verfügbaren 256-Bit-[[Single Instruction Multiple Data\|SIMD]]-Operationen. Bei einer einfachen Addition auf einer 64-Bit-Architektur werden weiterhin (nur) vier Gleitkommaoperationen mit doppelter Genauigkeit oder acht Gleitkommaoperationen mit einfacher Genauigkeit gleichzeitig berechnet.		Mit AVX2 verändert sich die Registerbreite nicht, es wurden lediglich einige der zuvor (bei AVX) noch mit 128 Bit ausgeführten Operationen (z. B. [[FMA x86\|FMA3]]: [[Fused multiply-add\|Fused-Multiply Add]]/Floating-Point [[Multiply-Accumulate]], [[Integer (Datentyp)#Rechenoperationen\|Integeroperationen]]…) auf 256 Bit-Ausführung gebracht.<ref name="PG17">Gepner, Pawel. [https://www.researchgate.net/publication/321753747_Using_AVX2_Instruction_Set_to_Increase_Performance_of_High_Performance_Computing_Code "Using AVX2 instruction set to increase performance of high performance computing code"], Computing and Informatics 36.5 (2017): 1001-1018.</ref> Es ändert sich somit die Anzahl der verfügbaren 256-Bit-[[Single Instruction Multiple Data\|SIMD]]-Operationen. Bei einer einfachen Addition auf einer [[64-Bit-Architektur]] werden weiterhin (nur) vier Gleitkommaoperationen mit doppelter Genauigkeit oder acht Gleitkommaoperationen mit einfacher Genauigkeit gleichzeitig berechnet.

	Bei AVX-512 sind es aufgrund der Registerbreite von 512 Bit damit pro Befehl acht Additionen in doppelter Genauigkeit oder 16 Additionen in einfacher Genauigkeit.		Bei AVX-512 sind es aufgrund der Registerbreite von 512 Bit damit pro Befehl acht Additionen in doppelter Genauigkeit oder 16 Additionen in einfacher Genauigkeit.

Y2kbug: /* Erweiterung AVX-512 */ Formulierung

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Erweiterung AVX-512: Formulierung

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	Im Unterschied zu ''Xeon Phi'' einschließlich ''Knights Landing'' sind die Befehlsgruppen ''DQ'', ''BW'' und ''VL'' Bestandteil der im Sommer 2017 erschienen [[Intel Xeon (Skylake)\|Xeon Scalable Processors]] und der von ihnen abgeleiteten [[Intel-Skylake-Mikroarchitektur\|Skylake-X]]-Prozessoren (ab Core i7-7800X).		Im Unterschied zu ''Xeon Phi'' einschließlich ''Knights Landing'' sind die Befehlsgruppen ''DQ'', ''BW'' und ''VL'' Bestandteil der im Sommer 2017 erschienen [[Intel Xeon (Skylake)\|Xeon Scalable Processors]] und der von ihnen abgeleiteten [[Intel-Skylake-Mikroarchitektur\|Skylake-X]]-Prozessoren (ab Core i7-7800X).

	Die Befehlsgruppen wurden von Intel bereits vorab dokumentiert und sind über die [[CPUID]]-Instruktion abfragbar, bestimmte Register-Bits sind bei Vorhandensein der Befehlsgruppe gesetzt. Bei AMD Zen 4 ist AVX-512 „double-pumped“ durch zwei 256-Bit-Voktoreinheiten,<ref>https://www.phoronix.com/review/amd-zen4-avx512</ref> die Leistung ist jedoch „erstaunlich gut“.<ref>https://www.tomshardware.com/news/avx-512-performance-impresses-on-ryzen-7040</ref> Bei AMD Zen 5 ist AVX-512 „voll“ implementiert, arbeitet also eine 512-Bit-AVX-Berechnung in einem Takt ab, jedoch ist aus Gründen der Einsparung (Platz und Energie), für z. B. Mobilprozessoren wie dem ''[[Zen 5#Ryzen AI 300 „Strix Point“\|Ryzen AI 300]]'', auch die gleiche Aufteilung in zwei 256-Bit-Operationen, wie schon bei Zen 4, weiterhin ~~vorhanden~~.<ref name="heiseonline_9801462">{{Heise online \|ID=9801462 \|Titel=AMD Ryzen AI 300: Überraschende Details zu Zen 5 sowie RDNA 3.5 und XDNA2 \|Autor=Carsten Spille \|Datum=2024-07-24 \|Abruf=2024-09-11 \|Zitat=Auch die Befehlssatzerweiterung AVX512 ist wie schon bei Zen 4 wieder mit an Board. Die Zen-5-Kerne können, anders als bei Zen 4, AVX512 theoretisch auch in einem statt in zwei Durchgängen ausführen und so für die doppelte Rechenleistung pro Takt sorgen. Allerdings bewahrte sich AMD auch die Möglichkeit, die breiten Instruktionen platz- und energiesparend in zwei 256-Bit-Häppchen nacheinander abzuarbeiten, wie es schon Zen 4 tat.}}</ref> Bei Intel ist AVX-512 als Spezifikation beziehungsweise [[Roadmap]] zu sehen, welche Instruktionen Intel zukünftig in die AVX-Einheiten bringen will<ref>{{Internetquelle\|url=https://software.intel.com/en-us/intel-architecture-instruction-set-extensions-programming-reference \| titel=ISA-Extensions Programming Reference \| zugriff=2017-10-17}}</ref> :		Die Befehlsgruppen wurden von Intel bereits vorab dokumentiert und sind über die [[CPUID]]-Instruktion abfragbar, bestimmte Register-Bits sind bei Vorhandensein der Befehlsgruppe gesetzt. Bei AMD Zen 4 ist AVX-512 „double-pumped“ durch zwei 256-Bit-Voktoreinheiten,<ref>https://www.phoronix.com/review/amd-zen4-avx512</ref> die Leistung ist jedoch „erstaunlich gut“.<ref>https://www.tomshardware.com/news/avx-512-performance-impresses-on-ryzen-7040</ref> Bei AMD Zen 5 ist AVX-512 „voll“ implementiert, arbeitet also eine 512-Bit-AVX-Berechnung in einem Takt ab, jedoch ist aus Gründen der Einsparung (Platz und Energie), für z. B. Mobilprozessoren wie dem ''[[Zen 5#Ryzen AI 300 „Strix Point“\|Ryzen AI 300]]'', auch die gleiche Aufteilung in zwei 256-Bit-Operationen, wie schon bei Zen 4, weiterhin möglich.<ref name="heiseonline_9801462">{{Heise online \|ID=9801462 \|Titel=AMD Ryzen AI 300: Überraschende Details zu Zen 5 sowie RDNA 3.5 und XDNA2 \|Autor=Carsten Spille \|Datum=2024-07-24 \|Abruf=2024-09-11 \|Zitat=Auch die Befehlssatzerweiterung AVX512 ist wie schon bei Zen 4 wieder mit an Board. Die Zen-5-Kerne können, anders als bei Zen 4, AVX512 theoretisch auch in einem statt in zwei Durchgängen ausführen und so für die doppelte Rechenleistung pro Takt sorgen. Allerdings bewahrte sich AMD auch die Möglichkeit, die breiten Instruktionen platz- und energiesparend in zwei 256-Bit-Häppchen nacheinander abzuarbeiten, wie es schon Zen 4 tat.}}</ref> Bei Intel ist AVX-512 als Spezifikation beziehungsweise [[Roadmap]] zu sehen, welche Instruktionen Intel zukünftig in die AVX-Einheiten bringen will<ref>{{Internetquelle\|url=https://software.intel.com/en-us/intel-architecture-instruction-set-extensions-programming-reference \| titel=ISA-Extensions Programming Reference \| zugriff=2017-10-17}}</ref> :

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	Im Unterschied zu ''Xeon Phi'' einschließlich ''Knights Landing'' sind die Befehlsgruppen ''DQ'', ''BW'' und ''VL'' Bestandteil der im Sommer 2017 erschienen [[Intel Xeon (Skylake)\|Xeon Scalable Processors]] und der von ihnen abgeleiteten [[Intel-Skylake-Mikroarchitektur\|Skylake-X]]-Prozessoren (ab Core i7-7800X).		Im Unterschied zu ''Xeon Phi'' einschließlich ''Knights Landing'' sind die Befehlsgruppen ''DQ'', ''BW'' und ''VL'' Bestandteil der im Sommer 2017 erschienen [[Intel Xeon (Skylake)\|Xeon Scalable Processors]] und der von ihnen abgeleiteten [[Intel-Skylake-Mikroarchitektur\|Skylake-X]]-Prozessoren (ab Core i7-7800X).

	Die Befehlsgruppen wurden von Intel bereits vorab dokumentiert und sind über die [[CPUID]]-Instruktion abfragbar, bestimmte Register-Bits sind bei Vorhandensein der Befehlsgruppe gesetzt. Bei AMD Zen 4 ist AVX-512 „double-pumped“ durch zwei 256-Bit-Voktoreinheiten,<ref>https://www.phoronix.com/review/amd-zen4-avx512</ref> die Leistung ist jedoch „erstaunlich gut“.<ref>https://www.tomshardware.com/news/avx-512-performance-impresses-on-ryzen-7040</ref> Bei AMD Zen 5 ist AVX-512 „voll“ implementiert, arbeitet also eine 512-Bit-AVX-Berechnung in einem Takt ab, jedoch ist aus Gründen der Einsparung (Platz und Energie), für z. B. Mobilprozessoren wie dem ''[[Zen 5#Ryzen AI 300 „Strix Point“\|Ryzen AI 300]]'', auch die gleiche Aufteilung in zwei 256-Bit-Operationen, wie schon bei Zen 4, weiterhin möglich.<ref name="heiseonline_9801462">{{Heise online \|ID=9801462 \|Titel=AMD Ryzen AI 300: Überraschende Details zu Zen 5 sowie RDNA 3.5 und XDNA2 \|Autor=Carsten Spille \|Datum=2024-07-24 \|Abruf=2024-09-11 \|Zitat=Auch die Befehlssatzerweiterung AVX512 ist wie schon bei Zen 4 wieder mit an ~~Board~~. Die Zen-5-Kerne können, anders als bei Zen 4, AVX512 theoretisch auch in einem statt in zwei Durchgängen ausführen und so für die doppelte Rechenleistung pro Takt sorgen. Allerdings bewahrte sich AMD auch die Möglichkeit, die breiten Instruktionen platz- und energiesparend in zwei 256-Bit-Häppchen nacheinander abzuarbeiten, wie es schon Zen 4 tat.}}</ref> Bei Intel ist AVX-512 als Spezifikation beziehungsweise [[Roadmap]] zu sehen, welche Instruktionen Intel zukünftig in die AVX-Einheiten bringen will<ref>{{Internetquelle\|url=https://software.intel.com/en-us/intel-architecture-instruction-set-extensions-programming-reference \| titel=ISA-Extensions Programming Reference \| zugriff=2017-10-17}}</ref> :		Die Befehlsgruppen wurden von Intel bereits vorab dokumentiert und sind über die [[CPUID]]-Instruktion abfragbar, bestimmte Register-Bits sind bei Vorhandensein der Befehlsgruppe gesetzt. Bei AMD Zen 4 ist AVX-512 „double-pumped“ durch zwei 256-Bit-Voktoreinheiten,<ref>https://www.phoronix.com/review/amd-zen4-avx512</ref> die Leistung ist jedoch „erstaunlich gut“.<ref>https://www.tomshardware.com/news/avx-512-performance-impresses-on-ryzen-7040</ref> Bei AMD Zen 5 ist AVX-512 „voll“ implementiert, arbeitet also eine 512-Bit-AVX-Berechnung in einem Takt ab, jedoch ist aus Gründen der Einsparung (Platz und Energie), für z. B. Mobilprozessoren wie dem ''[[Zen 5#Ryzen AI 300 „Strix Point“\|Ryzen AI 300]]'', auch die gleiche Aufteilung in zwei 256-Bit-Operationen, wie schon bei Zen 4, weiterhin möglich.<ref name="heiseonline_9801462">{{Heise online \|ID=9801462 \|Titel=AMD Ryzen AI 300: Überraschende Details zu Zen 5 sowie RDNA 3.5 und XDNA2 \|Autor=Carsten Spille \|Datum=2024-07-24 \|Abruf=2024-09-11 \|Zitat=Auch die Befehlssatzerweiterung AVX512 ist wie schon bei Zen 4 wieder mit an Bord. Die Zen-5-Kerne können, anders als bei Zen 4, AVX512 theoretisch auch in einem statt in zwei Durchgängen ausführen und so für die doppelte Rechenleistung pro Takt sorgen. Allerdings bewahrte sich AMD auch die Möglichkeit, die breiten Instruktionen platz- und energiesparend in zwei 256-Bit-Häppchen nacheinander abzuarbeiten, wie es schon Zen 4 tat.}}</ref> Bei Intel ist AVX-512 als Spezifikation beziehungsweise [[Roadmap]] zu sehen, welche Instruktionen Intel zukünftig in die AVX-Einheiten bringen will<ref>{{Internetquelle\|url=https://software.intel.com/en-us/intel-architecture-instruction-set-extensions-programming-reference \| titel=ISA-Extensions Programming Reference \| zugriff=2017-10-17}}</ref> :

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	Im Unterschied zu ''Xeon Phi'' einschließlich ''Knights Landing'' sind die Befehlsgruppen ''DQ'', ''BW'' und ''VL'' Bestandteil der im Sommer 2017 erschienen [[Intel Xeon (Skylake)\|Xeon Scalable Processors]] und der von ihnen abgeleiteten [[Intel-Skylake-Mikroarchitektur\|Skylake-X]]-Prozessoren (ab Core i7-7800X).		Im Unterschied zu ''Xeon Phi'' einschließlich ''Knights Landing'' sind die Befehlsgruppen ''DQ'', ''BW'' und ''VL'' Bestandteil der im Sommer 2017 erschienen [[Intel Xeon (Skylake)\|Xeon Scalable Processors]] und der von ihnen abgeleiteten [[Intel-Skylake-Mikroarchitektur\|Skylake-X]]-Prozessoren (ab Core i7-7800X).

	Die Befehlsgruppen wurden von Intel bereits vorab dokumentiert und sind über die [[CPUID]]-Instruktion abfragbar, bestimmte Register-Bits sind bei Vorhandensein der Befehlsgruppe gesetzt. Bei AMD Zen 4 ist AVX-512 „double-pumped“ durch zwei 256-Bit-Voktoreinheiten,<ref>https://www.phoronix.com/review/amd-zen4-avx512</ref> die Leistung ist jedoch „erstaunlich gut“.<ref>https://www.tomshardware.com/news/avx-512-performance-impresses-on-ryzen-7040</ref> Bei AMD Zen 5 ist AVX-512 „voll“ implementiert, arbeitet also eine 512-Bit-AVX-Berechnung in einem Takt ab, jedoch ist aus Gründen der Einsparung (Platz und Energie), für z. B. Mobilprozessoren wie dem ''[[Zen 5#Ryzen AI 300 „Strix Point“\|Ryzen AI 300]]'', auch die gleiche Aufteilung in zwei 256-Bit-Operationen, wie schon bei Zen 4, weiterhin ~~vorhanden~~.<ref name="heiseonline_9801462">{{Heise online \|ID=9801462 \|Titel=AMD Ryzen AI 300: Überraschende Details zu Zen 5 sowie RDNA 3.5 und XDNA2 \|Autor=Carsten Spille \|Datum=2024-07-24 \|Abruf=2024-09-11 \|Zitat=Auch die Befehlssatzerweiterung AVX512 ist wie schon bei Zen 4 wieder mit an Board. Die Zen-5-Kerne können, anders als bei Zen 4, AVX512 theoretisch auch in einem statt in zwei Durchgängen ausführen und so für die doppelte Rechenleistung pro Takt sorgen. Allerdings bewahrte sich AMD auch die Möglichkeit, die breiten Instruktionen platz- und energiesparend in zwei 256-Bit-Häppchen nacheinander abzuarbeiten, wie es schon Zen 4 tat.}}</ref> Bei Intel ist AVX-512 als Spezifikation beziehungsweise [[Roadmap]] zu sehen, welche Instruktionen Intel zukünftig in die AVX-Einheiten bringen will<ref>{{Internetquelle\|url=https://software.intel.com/en-us/intel-architecture-instruction-set-extensions-programming-reference \| titel=ISA-Extensions Programming Reference \| zugriff=2017-10-17}}</ref> :		Die Befehlsgruppen wurden von Intel bereits vorab dokumentiert und sind über die [[CPUID]]-Instruktion abfragbar, bestimmte Register-Bits sind bei Vorhandensein der Befehlsgruppe gesetzt. Bei AMD Zen 4 ist AVX-512 „double-pumped“ durch zwei 256-Bit-Voktoreinheiten,<ref>https://www.phoronix.com/review/amd-zen4-avx512</ref> die Leistung ist jedoch „erstaunlich gut“.<ref>https://www.tomshardware.com/news/avx-512-performance-impresses-on-ryzen-7040</ref> Bei AMD Zen 5 ist AVX-512 „voll“ implementiert, arbeitet also eine 512-Bit-AVX-Berechnung in einem Takt ab, jedoch ist aus Gründen der Einsparung (Platz und Energie), für z. B. Mobilprozessoren wie dem ''[[Zen 5#Ryzen AI 300 „Strix Point“\|Ryzen AI 300]]'', auch die gleiche Aufteilung in zwei 256-Bit-Operationen, wie schon bei Zen 4, weiterhin möglich.<ref name="heiseonline_9801462">{{Heise online \|ID=9801462 \|Titel=AMD Ryzen AI 300: Überraschende Details zu Zen 5 sowie RDNA 3.5 und XDNA2 \|Autor=Carsten Spille \|Datum=2024-07-24 \|Abruf=2024-09-11 \|Zitat=Auch die Befehlssatzerweiterung AVX512 ist wie schon bei Zen 4 wieder mit an Board. Die Zen-5-Kerne können, anders als bei Zen 4, AVX512 theoretisch auch in einem statt in zwei Durchgängen ausführen und so für die doppelte Rechenleistung pro Takt sorgen. Allerdings bewahrte sich AMD auch die Möglichkeit, die breiten Instruktionen platz- und energiesparend in zwei 256-Bit-Häppchen nacheinander abzuarbeiten, wie es schon Zen 4 tat.}}</ref> Bei Intel ist AVX-512 als Spezifikation beziehungsweise [[Roadmap]] zu sehen, welche Instruktionen Intel zukünftig in die AVX-Einheiten bringen will<ref>{{Internetquelle\|url=https://software.intel.com/en-us/intel-architecture-instruction-set-extensions-programming-reference \| titel=ISA-Extensions Programming Reference \| zugriff=2017-10-17}}</ref> :

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	! Intel !! AMD		! Intel !! AMD
	\|-		\|-
	\| [[Multi Media Extension\|MMX]] / [[3DNow\|3DNow!]] \|\| {{0}}{{0}}64 \|\| ~~align~~="right" \| {{0}}8 {{0\|X}}(MM0…{{0}}7) \|\| \|\| MMX ab [[Intel Pentium\|Pentium]] (P55C) \|\| [[AMD K6\|K6]] (MMX) / [[AMD K6-2\|K6-2]] „Chomper“ (3DNow!)		\| [[Multi Media Extension\|MMX]] / [[3DNow\|3DNow!]] \|\| {{0}}{{0}}64 \|\| style="text-align:right;" \| {{0}}8 {{0\|X}}(MM0…{{0}}7) \|\| \|\| MMX ab [[Intel Pentium\|Pentium]] (P55C) \|\| [[AMD K6\|K6]] (MMX) / [[AMD K6-2\|K6-2]] „Chomper“ (3DNow!)
	\|-		\|-
	\| [[Streaming SIMD Extensions\|SSE]] (1…4.*) \|\| {{0}}128 \|\| ~~align~~="right" \| 8/16 (XMM0…15) \|\| ~~align~~="center" \| REX \|\| SSE4: [[Intel Core 2\|Core 2]], [[Intel-Nehalem-Mikroarchitektur\|Nehalem]] \|\| [[AMD K7\|K7]] „Palomino“, [[AMD K8\|K8]], K8 „Venice“		\| [[Streaming SIMD Extensions\|SSE]] (1…4.*) \|\| {{0}}128 \|\| style="text-align:right;" \| 8/16 (XMM0…15) \|\| style="text-align:center;" \| REX \|\| SSE4: [[Intel Core 2\|Core 2]], [[Intel-Nehalem-Mikroarchitektur\|Nehalem]] \|\| [[AMD K7\|K7]] „Palomino“, [[AMD K8\|K8]], K8 „Venice“
	\|-		\|-
	\| AVX \|\| rowspan="2" \| {{0}}256 \|\| rowspan="2" align="right" \| 16 (YMM0…15) \|\| align="center" rowspan="2" \| VEX \|\| [[Intel-Sandy-Bridge-Mikroarchitektur\|Sandy Bridge]], [[Intel-Ivy-Bridge-Mikroarchitektur\|Ivy Bridge]] \|\| [[AMD Bulldozer\|Bulldozer]], [[AMD Bulldozer#Piledriver\|Piledriver]], [[AMD Steamroller\|Steamroller]], [[AMD Fusion#Jaguar\|Jaguar]]		\| AVX \|\| rowspan="2" \| {{0}}256 \|\| rowspan="2" align="right" \| 16 (YMM0…15) \|\| align="center" rowspan="2" \| VEX \|\| [[Intel-Sandy-Bridge-Mikroarchitektur\|Sandy Bridge]], [[Intel-Ivy-Bridge-Mikroarchitektur\|Ivy Bridge]] \|\| [[AMD Bulldozer\|Bulldozer]], [[AMD Bulldozer#Piledriver\|Piledriver]], [[AMD Steamroller\|Steamroller]], [[AMD Fusion#Jaguar\|Jaguar]]
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	\| {{0}}256/{{0}}512 \|\| \|\| [[Zen 4]], [[Zen 5]]		\| {{0}}256/{{0}}512 \|\| \|\| [[Zen 4]], [[Zen 5]]
	\|-		\|-
	\| AVX10.1 \|\| {{0}}128/{{0}}256/{{0}}512 \|\| ~~align~~="right" \| 32 (ZMM0…31) \|\| ~~align~~="center" \| EVEX / REX2 \|\| \|\|		\| AVX10.1 \|\| {{0}}128/{{0}}256/{{0}}512 \|\| style="text-align:right;" \| 32 (ZMM0…31) \|\| style="text-align:center;" \| EVEX / REX2 \|\| \|\|
	\|-		\|-
	\| AVX10.2 \|\| {{0}}128/{{0}}256/{{0}}512 \|\| ~~align~~="right" \| 32 (ZMM0…31) \|\| ~~align~~="center" \| EVEX / REX2 \|\| \|\|		\| AVX10.2 \|\| {{0}}128/{{0}}256/{{0}}512 \|\| style="text-align:right;" \| 32 (ZMM0…31) \|\| style="text-align:center;" \| EVEX / REX2 \|\| \|\|
	\|}		\|}

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	[[Datei:AVX registers.svg\|mini\|YMM AVX-Registerschema als Erweiterung der XMM-SSE-Register]]		[[Datei:AVX registers.svg\|mini\|YMM AVX-Registerschema als Erweiterung der XMM-SSE-Register]]

	Die Breite der [[SIMD]]-Register wurde von 128 Bit (bei [[Streaming SIMD Extensions\|SSE]]) auf 256 Bit vergrößert. Die neuen notwendigen [[Register (~~Computer~~)\|Register]] heißen YMM0 bis YMM15. Die Prozessoren, die AVX unterstützen, führen die älteren SSE-Befehle auf den unteren 128 Bit der neuen Register aus, d. h. die unteren 128 Bit der YMM-Register		Die Breite der [[SIMD]]-Register wurde von 128 Bit (bei [[Streaming SIMD Extensions\|SSE]]) auf 256 Bit vergrößert. Die neuen notwendigen [[Register (Prozessor)\|Register]] heißen YMM0 bis YMM15. Die Prozessoren, die AVX unterstützen, führen die älteren SSE-Befehle auf den unteren 128 Bit der neuen Register aus, d. h. die unteren 128 Bit der YMM-Register
	werden mit den XMM-Registern geteilt.		werden mit den XMM-Registern geteilt.

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	* Erhöht Parallelität und Durchsatz von Gleitkomma- und Ganzzahl-SIMD-Berechnungen.		* Erhöht Parallelität und Durchsatz von Gleitkomma- und Ganzzahl-SIMD-Berechnungen.
	* Verringert die Registerlast durch nicht destruktive Drei-Operanden-Form.		* Verringert die Registerlast durch nicht destruktive Drei-Operanden-Form.
	* ~~WIrd~~ auch zur Beschleunigung kryptographischer Algorithmen benutzt.		* Wird auch zur Beschleunigung kryptographischer Algorithmen benutzt.

	== Unterstützung in Compilern und Assemblern ==		== Unterstützung in Compilern und Assemblern ==
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	* [[Intel-Ice-Lake-Mikroarchitektur\|Ice Lake]]: Jeder P-Kern (''Performance-Kern'') hat nur zwei AVX2-Einheiten, die für AVX512 zu einer AVX512-Einheit zusammengeschaltet werden, sodass sich gegenüber AVX2, abgesehen von den erweiterten Instruktionen, keine Leistungssteigerung erzielen lässt. Die E-Kerne (''Effizienz-Kerne'') verfügen über keine AVX512-Einheit.<ref>https://cdrdv2-public.intel.com/671488/248966-Software-Optimization-Manual-R047.pdf</ref>		* [[Intel-Ice-Lake-Mikroarchitektur\|Ice Lake]]: Jeder P-Kern (''Performance-Kern'') hat nur zwei AVX2-Einheiten, die für AVX512 zu einer AVX512-Einheit zusammengeschaltet werden, sodass sich gegenüber AVX2, abgesehen von den erweiterten Instruktionen, keine Leistungssteigerung erzielen lässt. Die E-Kerne (''Effizienz-Kerne'') verfügen über keine AVX512-Einheit.<ref>https://cdrdv2-public.intel.com/671488/248966-Software-Optimization-Manual-R047.pdf</ref>
	* [[Intel-Tiger-Lake-Mikroarchitektur\|Tiger Lake]]: Jeder P-Kern hat nur zwei AVX2-Einheiten, die für AVX512 zu einer AVX512-Einheit zusammengeschaltet werden, sodass sich gegenüber AVX2, abgesehen von den erweiterten Instruktionen, keine Leistungssteigerung erzielen lässt. Die E-Kerne verfügen über keine AVX512-Einheit.<ref>https://cdrdv2-public.intel.com/671488/248966-Software-Optimization-Manual-R047.pdf</ref>		* [[Intel-Tiger-Lake-Mikroarchitektur\|Tiger Lake]]: Jeder P-Kern hat nur zwei AVX2-Einheiten, die für AVX512 zu einer AVX512-Einheit zusammengeschaltet werden, sodass sich gegenüber AVX2, abgesehen von den erweiterten Instruktionen, keine Leistungssteigerung erzielen lässt. Die E-Kerne verfügen über keine AVX512-Einheit.<ref>https://cdrdv2-public.intel.com/671488/248966-Software-Optimization-Manual-R047.pdf</ref>
	*[[Intel-Alder-Lake-Mikroarchitektur\|Alder Lake]]: Nur in frühen CPU-Steppings nutzbar, AVX512 nicht offiziell unterstützt, ausschließlich in den P-Kernen implementiert. Zuerst von Intel über BIOS und Microcode-Updates deaktiviert, in späteren Steppings komplett in Hardware deaktiviert.		* [[Intel-Alder-Lake-Mikroarchitektur\|Alder Lake]]: Nur in frühen CPU-Steppings nutzbar, AVX512 nicht offiziell unterstützt, ausschließlich in den P-Kernen implementiert. Zuerst von Intel über BIOS und Microcode-Updates deaktiviert, in späteren Steppings komplett in Hardware deaktiviert.

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